Lūdzu, tel man, kā atkļūdot šādu sintēzi kļūdu Verilog

[victoria_jitesh]

KĻŪDA: XST: 528 - Multi-avots Unit no signāla ERROR: XST: 528 - Multi-avots Unit no signāla Lūdzu, pastāstiet man, kādas izmaiņas būtu man darīt manā kodu (RTL simulācijas loģiski Labi), lai kods kļūst synthesizable.

 

[echo47]

Jūsu kods ir vairākas izejas savienots kopā. Droši vien divus dažādus paziņojumus vienlaicīgi braukšanas pašu signālu. Ja jums vajadzīga palīdzība atrast problēmu, liecina HDL kodu.

 

[mmarco76]

Šķiet, ka jūs pārvietojas signālu no 2 dažādiem avotiem. Piemēram, jūs esat 2 process, kas pāriet txc un x_busy. Piemērs skaitītāju. p1: process (CLK) sākt ja clk'event un CLK = '1 ', tad, ja a = 1. ", tad .. cnt

 

[victoria_jitesh]

Pateicoties abiem (echo47 un mmarco76), Jūsu padoms nostrādāja.