LŪDZU HELP!

[higildedzest]

Kā es varu sadalīt 32768hz pulksteņa signāls 1 Hz pulksteni signālu?Es esmu rakstījis code.but ir diffcult redzēt simulācijas result.who var sniegt man labs padoms, paldies.

 

[AdvaRes]

Hi,
Vai jūs izmantojat VHDL vai C .....???

 

[higildedzest]

Sveiki
Es izmantoju Verilog HDL.

 

[Vishwa]

Hi,

Varat veikt skaitītājs ar moduli (skaits) 32768, lai iegūtu 1 Hz pulksteni.Tas ir pamata veids, kā sadalīt frekvenču izmantojot HDL kodu.

Ļaujiet mums redzēt, ja viens no jebkādas ieteikt jaunu metodi pulksteni sadalījuma.Sveicieni,
Vishwa

 

[higildedzest]

hi,
ko jūs teicāt, ir taisnība, bet kā es varu redzēt visu simulācijas vilnim?
[Kods]
modulis dalītājs (clkin, reset, clkout, skaits);
ievade clkin, reset;
izejas clkout, skaits;
reg clkout;
reg [15:00] skaits;
vienmēr @ (posedge clkin)
sākt
ja (reset)
sākt
skaits <= 0;
clkout <= clkout;
beigām cits
sākt
ja (skaits == 32767)
sākt
skaits <= 0;
clkout <= clkout;
beigas
cits ja (skaits <32767)
sākt
skaits <= skaits 1;
clkout <= skaits [15];
beigas
beigas
beigas
endmodule
šis ir mans code.i nevar iegūt simulācijas vilnim skaidri.

 

[AdvaRes]

Jā lietošanas counter un vienu apgalvojumu, kad skaitītājs sasniedz 32.767 programmu izdrukas apgalvojumu.

 

[dmk]

Es nesaprotu, kāpēc jūs izmantojat, ja (skaits ==... un ja (skaits <.. - skaitītājs kļūs par 32768 impulsu.

 

[higildedzest]

Es to izmantot, lai cīnītos ar nulli, kad skaitītājs == 0, ja ne, tad pieaugums pats par vienu.do ir labāka ideja?

 

[echo47]

Ja jums ir grūtības darbojas simulators, lūdzu, pateikt, kuras simulators jūs izmantojat, un precizētu problēmu.

Ja jūs vienkārši vēlaties sadalīt 32.768 Hz noteikti 1 Hz kvadrātveida vilnis, tad izmanto 15-bitu skaitītājs un izejas nozīmīgākais bitu.Piemēram:
Kods:

modulis top (CLK, ārā);

ieejas CLK;

reg [14:00] skaits = 0;

izejas laikā;piešķirt no = skaits [14];vienmēr @ (posedge CLK)

skaits <= skaits 1;

endmodule

 

[dmk]

Nu, ech047 teica, kas man bija teikt.
Es neizmantojiet Verilog, bet VHDL tā izskatās diezgan vienādas.

 

[firefoxPL]

Ja jūs izmantojat VHDL izmantot šo gabals programmatūru citai tēmai, lai ģenerētu VHDL kodu jums nepieciešams http://www.edaboard.com/viewtopic.php?t=311865&highlight=generating fixed clock

 

[higildedzest]

paldies ik puiši ļoti daudz!

 

[higildedzest]

dmk rakstīja:

Nu, ech047 teica, kas man bija teikt.

Es neizmantojiet Verilog, bet VHDL tā izskatās diezgan vienādas.

 

[anishjp]

Hi higildedzest,
Sintezē ur kods un redzēt aparatūras veido katru reizi .. Tās ir labākais veids, dizains optimizēta ķēdēs.