Kura sintēzes rīku izmantot ar FPGA?

[KTy]

Es pašlaik izmanto Synplify no Synplicity un LeonardoSpectrum no Mentor, bet es nevaru darīt manu dizains pienācīgi darboties visos izmēģināt, jo laika ierobežojumu un slikti optimizētājs. Mans mērķis ir FLEX10k130e FPGA darbojas 60MHz. Jebkurš padoms būtu noderīgs ... KTy

 

[pissant]

Žēl teikt, bet, ja jūs nevarat saņemt savu desgin strādāt ar synplify vai leonardo, tad ir kaut kas nepareizi ar savu dizainu, nevis kompilatoru. Veikt otru skatīties uz savu kodu. Es, izmantojot Synplify Pro ar 1.500.000 vārtu dizains, un tas optimizē lieliski.

 

[code2000]

1) Tāds pats kā Pissant teica par savu jautājumu. 2) Es esmu, izmantojot gan Synplify un Leonardo, bet man patīk Synplify nekā Lonardo manā projektos. (0,4 ~ 1.000.000 vārtu skaits) ____________________ Best regards, code2000

 

[simon2kk]

I use Synplicity par Xilinx dizains. tas ir labāk un vadošo instrumentu tirgū.

 

[jackymiso]

Dārgie, es izmantot simplfy pro un Leonardo. Ja jūs nevarat strādāt jūsu dizainā pareizi, tas parasti ir pulksteni šķībs problēmu. Tātad, jums ir optimizēt jūsu HDL kodus un izmantošanu paplašināt, lai detalizēti optimizāciju. Paldies ...

 

[Nobody]

I use Synplify_pro šeit. Tur esam daži V7.0 atbrīvošanas problēmu. Man nav ideju, ja jaunā versijā ir noteikts šīs problēmas. Pretējā v6.24 darbojas labi visu aspektu.

 

[KTy]

Ok, labi, man ir "tikai" aptuveni 70k vārti ... Man ir faktiski pb ar pulksteni šķībs ... Tāpēc man ir nepieciešams, lai mēģinātu "paplašināt"? Vai tas ir no Synplicity pārāk? Btw, es atklāju, ka ir veids, mazāk iespējas Synplify nevis Leonardo Spectrum. Man ir Symplify 7.0.2, protestu un mēģinu 6,2 versiju? Thx partija: smaids: KTy

 

[yeewang]

Ar paplašināt, jūs varat saņemt 10-20% uzlabošanu. Good luck.

 

[joace]

Man ir izmantoti FPGA izteikt, simplfy pro un leonado, es domāju, ka sim ir vislabāk.

 

[Nobody]

Kas paplašināt darīt, ir tikai rakstīt ierobežojums, lai vadītu P & R instruments, lai izpildītu prasības. Ja u partition ur bloku uzmanīgi. Kaut tas var palīdzēt u samazināt pulksteni šķībs vietas. Ja FPGA ir ierobežota pulksteni koku resurss (i domāju, ka 4 Xilinx) ir problēma avota. U ir tikai lēna maršrutēšanas resursiem. Var u domāju, ka, lai mainītu dizainu, lai izmantotu negatīvā un pozitīvā kopā, lai novērstu setup / turiet laika pārbaudi problēmu. Un izliekumu var vēl vairāk sarežģī pusei clcok laiku, kas vajadzīgs laiks. Vai apsvērt izmantot asinhrono tehniku ​​(2 flip-flop, ar rokām sakrata uc) nodarbojas ar to pašu pulksteni domēna, bet atšķirīgos latentuma atbrīvojumu pulksteni šķībs prasības.

 

[zzxxdd]

Es domāju, ka paplašināt ir labāks, lauva ir pārāk vienkāršs, ja kāds cits grib darīt kādu sarežģītāku darbu, tas ir labāk izmantot pastiprināt vai synplify pro

 

[buzkiller]

Pastiprināt ir vienīgais izmantotais tirgus instruments, kas var darīt fiziskās sintēzi. Iet par to, ja jūs varat atļauties to. Citādi izmantot Synplify Pro. Ja jūs izvēlaties paplašināt, tad ne tikai paļauties uz fizisko sintēze, floorplan jūsu dizaina (vienmēr ir laba ideja). Attiecībā, Buzkiller.

 

[prisnow]

Es domāju, ka synplify_pro ir labāka.

 

[marsgod]

I use synplify pro 7.0.3 apkopot manu projektu, kompilators sūdzas dīvaina kļūda. Ar 6.2.4 versiju, viss ir labi. btw, mans projekts ir rakstīt VHDL. Es domāju, ka 7.0.3 versijā, dažas bug pastāv.

 

[TurboPC]

Sākotnējais jautājums bija, lai padarītu kodeksu darbu 60MHz. KTe: I izmantoja to pašu ierīci, un to var viegli strādāt vairāk par 75 MHz vienkārši, izvairoties no lieliem vienādojumi un izmantošanu gudrs pipelining. Neaizmirstiet, ka loģika šūnas FPGA jūs izmantojat ir tikai 4 ieejas (plus nice nēsāt / kaskādi ievade). Īsāk sakot, padarīt savus vienādojumus simplers. Run Timing Analyser, lai parādītu kritisko ceļu, ja nekas, šķiet nepareizs Sy * PLI * fy ziņojumu failu un sagriež lielās kombinatorisks vienādojumi mazākās clocked tiem! BTW, es piekrītu jums visiem, kas Sy * npli * fy un Am * PLI * fy ir labākie līdzekļi, lai izmantotu (eventhough man nav nepieciešama Am * PLI * fy vēl ... varbūt ar manu pašreizējo 2M vārtu dizains .. . TBD).

 

[fpga_master]

Tikai, lai precizētu: Pulkstenis šķībs nav galvenā problēma (jo 99% no gadījumiem, kas nav problēmu vispār.) In FPGA dizains. Piemēram, Xilinx Virtex-E (nevis jaunāko FPGA uz plaukta) m @ ximum pulksteni šķībs, ja izmantojot globālo pulksteni resursiem ir mazāks par 300 ps. Tas nozīmē, ka, ja jūsu takts frekvence ir 100 MHz mazāk nekā 3% no jūsu laika budžeta tiek tērēti pulksteni šķībs. Jūsu laiks budžets tiek patērēts loģika kavēšanos (40 - 60%) un maršrutēšanas kavēšanos (40 - 60%). Synplify (un Leonardo un dizains kompilators uc) cenšas samazināt savas loģikas kavēšanos, pārkāpj jūsu HDL apraksts vērā gudrs bolian vienādojumi. Paplašināt mēģina palīdzēt PAR instruments, lai vieta loģikas elementiem gudrāku veidā, tādēļ maršrutu kavēšanās būs samazināts. 75 MHz ir jābūt sasniedzamiem mūsdienu FPGA (piemēram, vienu jūs izmantojat). Lai to izdarītu, jums vispirms ir saprast, ja jūsu problēma nāk no maršruta kavēšanās (izmantot paplašināt, RLOCs vai florplannig) vai no loģikas kavēšanās (mainīt savu dizainu, daudz metodes, visvienkāršākais ir pipelining ka pauze jūsu kombinatorisks ceļi). Ceru, ka tas palīdz, FM

 

[cuiyujie]

Problēma ir no jūsu liels daudzkombināciju loģika, lai pārliecinātos, pārbaudiet savu kodu un sintēzes rezultātā, analizēt savu kritisko ķēdi, tu to vari izdarīt.

 

[phone]

Izmantojiet vairāk flops un mēģināt izmantot cauruļvadu koncepciju. Tā kā šīs FPGA parasti ir ļoti slikti darīt daudzkombināciju loģiku.

 

[freeinthewind]

Es domāju, ka pissant ir taisnība. i izmantot Synplify Pro, lai optimizētu savu dizainu. tā darbojas ļoti labi.

 

[wkong_zhu]

Ja Jūs lietojat Synopsys DC kā ASIC sintēzi. Tad DCFPGA ir instruments FPGA sintēze. Jūs varat izmantot DCFPGA ja jūs varat izmantot DC.