Kopsavilkuma VS simulācija - nepieciešams paskaidrojums

[hayaloo]

Hi all

Es nesen sāku mācīties VHDL kā es vajadzīgi manu projektu, bet man joprojām nav undestand dofference starp dizainparaugu sintēzes un simulācijas var apmēram vienu lūdzu man palīdzēt ar šo jautājumu.
Paldies par jūsu laiku

 

[Iedegums]

hayaloo rakstīja:

Hi allEs nesen sāku mācīties VHDL kā es vajadzīgi manu projektu, bet man joprojām nav undestand dofference starp dizainparaugu sintēzes un simulācijas var apmēram vienu lūdzu man palīdzēt ar šo jautājumu.

Paldies par jūsu laiku

 

[haneet]

Modelēšana ir posms, kad jūs pārbaudīt fucntionality jūsu dizainparaugu, kas parasti dod priekšroku, izmantojot vilnim skatītāju.Šie viļņu forma palīdzēs jums interpretēt vienkārši par funkcionalitāti, kā arī pārbaudes par visiem Setu / turiet pārkāpumiem.
Bet, Simulācija doesn't ir kādi bibliotēkas failu ar to ..tik ja vārti veida aizkavēšanos vai šādas tehnoloģijas bibliotēka saistītie jautājumi netiks redzams.

Sintēze ir hardware līmenī īstenot projektu.Kad tas ir izdarīts, tad jums būs iesaistīt technolgy failus un bibliotēkas.Tādējādi jebkurš setup / turiet pārkāpumiem šeit nozīmē tie ir noteikti, bet tajā pašā pārkāpumus simulācijas līmenis nav jānosaka, jo tie nevar būt gadījumā pēc sintēzi.
Vēl viens IMP jautājums ir, ja redzat ziņojumu, ko rada sintēze rīks, kas ir pazīstams kā netlist jūs patiesībā var izsekot projekta gaitu un fugure kā jūs kods ir īstenota ..daži instrumenti shw pats to GUI arī.

Es ceru, ka tas palīdz jums ...

haneet

 

[hayaloo]

thanks a lot guys tagad tā skaidri man