Kas ir sintēze xc_props = "INIT ="?

[jay_ec_engg]

Kāda ir nozīme sintēzes xc_props = "INIT ="?paziņojums?

Es lietoju LUT1 manā kods,

LUT1 CP2_TX_LUT1_0_1 (. I0 (cp2_tx [0]). O (cp2_tx_buf [0 ]))/* sintēzes xc_props = "INIT = 2" * /;
defparam CP2_TX_LUT1_0_1.INIT = 2;

Tas ir synthesisable ar SynplifyPro?
Sintēze dod kļūda
"Nelegālā defparam. Parametrs INIT nevar atrast LUT1 modulī. @ E" / h / Jays / FPGA / FPGA_top.v ": 198:18:198:38"

 

[william_qiu]

INIT atribūtu izmanto, lai radītu LUT vienādojumu
šeit ir xilinx piemērs no

Testēšanas gadījumā izmantojot INIT atribūtu:
- 4 ieejas salīdzinājuma ar mikroshēmu izvēlieties piemēru.
- Ņemot vērā signāla DATA_IN (3 downto 0), LUT vienādojums ir šāds:
~ DATA_IN (3) * ~ DATA_IN (2) * DATA_IN (1) * DATA_IN (0)

Bibliotēka IEEE;
izmantot IEEE.std_logic_1164.all;

bibliotēkas unisim;
izmantot unisim.vcomponents.all;vienība muxtest ir osta (
DATA_IN: kas std_logic_vector (3 downto 0);
CS: ar std_logic;
CLK: ar std_logic;
DATA_OUT: no std_logic);
beigās muxtest;

arhitektūra strukturāliem muxtest ir

komponents LUT4
sugas (INIT: bit_vector (15 downto 0): = b "0000000000000000");
osta (
I0: ar std_logic;
I1: ar std_logic;
I2: ar std_logic;
I3: ar std_logic;
O: no std_logic
);
beigu komponents;

komponents MUXF5
osta (
I0: ar std_logic;
I1: ar std_logic;
S: ir std_logic;
O: no std_logic
);
beigu komponents;

komponents GND
osta (
G: no STD_ULOGIC);
beigu komponents;

signāls LUT_OUT: std_logic;
signāls MUX_OUT: std_logic;
signāls GND_IN: std_logic;

sākt

MYLUT1: LUT4
vispārējs plāns (
INIT => b "0000_0000_0000_1000"
)
Ostas karte (
I0 => DATA_IN (0)
I1 => DATA_IN (1),
I2 => DATA_IN (2),
I3 => DATA_IN (3),
O => LUT_OUT
);

MYMUXF5: MUXF5 osta karte (
I0 => LUT_OUT,
I1 => GND_IN,
S => CS,
O => MUX_OUT
);

MYGND: GND osta karte (G => GND_IN);

process (CLK)
sākt
ja (CLK = "1" un CLK'event), tad
DATA_OUT <= MUX_OUT;
beidzas, ja;
gala procesa;

beigās strukturālo;

 

[echo47]

jay_ec_engg, jūsu divas rindiņas darbu naudas sodu šeit Synplify Pro 8,0.

Varbūt Jūsu Synplify iekārtas, kam grūti atrast Xilinx bibliotēkās?
Es mēģināju apzināti pārrakstīšanās LUT1, un tad es saņēmu to pašu kļūdas ziņojumu, ka Jums ziņots.

Vai tiešām vēlaties instantiate individuāli LUT?Kas šķiet sāpīgs veids, kā dizains.