kad Z ieguldījumu DFF, kāda produkcija DFF?

S

stormwolf

Guest
hello, kad es to vārtu simulāciju, un es atklāju jautājumu.PIN koda ievadīšanas augstas Z līdz DFF un DFF produkcija X nākamo ķēdi.Bet es domāju par DFF modelis ir nepareizs, un es domāju, ka tad, kad DFF ieguldījums augsta Z izlaides ir 0.
Kā jūs domājat?

 
Rezultāts būs "X".Tas ir labi rezultāti.DFF modelis ir OK.

 
Es tikai pārbaudīt manu simulāciju, un rezultāts ir "X".

 
simly eksāmens:
augstu-Z ir no "1" un "0",
vārtiem tikai tad "1" vai "0" kā derīgu ieguldījumu,
tāpēc nezinu, ko darīt, tāpēc produkcija ir "nezināmi", x paziņojumu.

 
Reālajā shēmas izejas var būt 0 vai 1 tā, lai paraugs ir pilnīgi pareiza.

faktiski, ja mēs ievade Z līdz inverter, produkciju arī būtu X.

ar laba vēlējumiem

stormwolf wrote:

hello, kad es to vārtu simulāciju, un es atklāju jautājumu.
PIN koda ievadīšanas augstas Z līdz DFF un DFF produkcija X nākamo ķēdi.
Bet es domāju par DFF modelis ir nepareizs, un es domāju, ka tad, kad DFF ieguldījums augsta Z izlaides ir 0.

Kā jūs domājat?
 
Tas nozīmē, ka ir nezināms
Es esmu mazliet sajaukusi tagad no nezināmām un negribu
tie paši
vai neatbilst rūpējas tikai par karnough kartēm un boolean algebra vispār
kamēr nav zināms rāda tikai simulācijas rezultātiem

 
Čau,

Lūdzu, nesūtiet "Z" uz FF, kad pulkstenis darbojas!

Sveicieni,
Eng Han

 
Ja FF modelis ir pareizs.Es domāju, ka jums ir nepieciešams labs inicializācijas jūsu simulācijas setup, lai pēc POR, visas iekšējās signāli ir zināt valstīs.

tnguyens

 
modelis ir labi.
ja ievade "z", kas dff vispār modelim vajadzētu produkciju "x".
Jūsu dizainu vajadzētu izvairīties no šī lieta, tas nozīmē, ka jums ir jāsniedz visi dffs ieguldījumu savu dizainu noteiktu vērtību.
it īpaši rūpējas par atmiņas izvadam uz jūsu loģika, ja tas nav autobuss turētājs,

 
Simulators aplūkota UDP (ja tie ir verilog) un VITAL modelis (gadījumā vhdl) of D Flip flops in simulācijas modeļus bibliotēkas vajadzībām (piemēram,. Sim lietas bibliotēkas pārdevēja bibliotēka).Tā tikai iet ar to, ko modeli saka.UDP vai VITAL modeļi ir gala tiesnesis.Ceru, ka tas paver par Z .. utt šaubas

 
DFF ir sastāv no sub-ierīce, piemēram, NAND, inveter uc Ja ieguldījumu šīs ierīces ir augstas z, izejas
būs "x" stāvoklī.

 
modelis ir ok, reālā Circuit rezultāts ir 0 vai 1, ja vien metastability

 
Čau,

Modelis uzvedība ir pareiza.

Ļaujiet man saprast problēmu.

Iespēja I / P Kritiens par "z" ir, ja tas peld?
vai tā nav nekāda vadītāja pašreizējā simulācijas cikla vai spilventiņi o / p "Z" stāvoklī.

kas tam iepriekš minētajos gadījumos jūsu loģika nav spēkā, pamatojoties uz kritiens, kura tiek simulēta kā "x".Thanks & Regards
yln

 
reālā shēma, nav z, tikai 0 un 1, simulācijas rīks, rezultāts varbūt dedend darbarīku!

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top