kļūdu VHDL-REAL?

meemee2 · Jan 25, 2000

KĻŪDA: Xst: 1547 - d: / watch/iseexamples/filter/filter1.vhd līnija 15: Signal <x> tipa reālā nav atbalstīta.
KĻŪDA: XST failed

- Filter Settings:
--
- Diskrēts laika Fir Filter (Real)
- -------------------------------
- Filtra struktūra: Tieša Form Fir
- Filter Šķirot: 50
- Stabils: Jā
- Lineārie fāzes: Jā (Type 1)
- ------------------------------------------------ -------------
BIBLIOTĒKA IEEE;
LIETOŠANAS IEEE.std_logic_1164.all;
LIETOŠANAS IEEE.numeric_std.ALL;

STRUKTŪRVIENĪBAS filtru
Ports (CLK: IN std_logic;
clk_enable:
in std_logic;
reset: IN std_logic;filter_in: reālā; -divvietīgs

);

filter_out: OUT reālā -

divvietīgs);

END filtrs;-------------------------------------------------- --------------
- Module Arhitektūra: filtrs
-------------------------------------------------- --------------
ARHITEKTŪRA RTL filtrēšanas IS
- Vietējās Funkcijas
- Veids Definīcijas
TYPE delay_pipeline_type IS Array (DABĪGS diapazons <>) Real; -
divvietīgs- Konstantes
NEMAINĪGU coeff1: reālā: =-9.1909820846825603E-004; -
divvietīgsNEMAINĪGU coeff2: reālā: =-2.7176960265955000E-003; -
divvietīgsNEMAINĪGU coeff3: reālā: =-2.4869527598323101E-003; -
divvietīgsNEMAINĪGU coeff4: reālā: = 3.6614383835070902E-003; -
divvietīgsNEMAINĪGU coeff5: reālā: = 1.3650925230662400E-002; -
divvietīgsNEMAINĪGU coeff6: reālā: = 1.7351165901093299E-002; -
divvietīgsNEMAINĪGU coeff7: reālā: = 7.6653061904216804E-003; -
divvietīgsNEMAINĪGU coeff8: reālā: =-6.5547188696423999E-003; -
divvietīgsNEMAINĪGU coeff9: reālā: =-7.6967840370653602E-003; -
divvietīgsNEMAINĪGU coeff10: reālā: = 6.1054594213943601E-003; -
divvietīgsNEMAINĪGU coeff11: reālā: = 1.3873915748635401E-002; -
divvietīgsNEMAINĪGU coeff12: reālā: = 3.5086172829091000E-004; -
divvietīgsNEMAINĪGU coeff13: reālā: =-1.6908925436690501E-002; -
divvietīgsNEMAINĪGU coeff14: reālā: =-8.9056427491586796E-003; -
divvietīgsNEMAINĪGU coeff15: reālā: = 1.7441129500854899E-002; -
divvietīgsNEMAINĪGU coeff16: reālā: = 2.0745044527609901E-002; -
divvietīgsNEMAINĪGU coeff17: reālā: =-1.2296494251940300E-002; -
divvietīgsNEMAINĪGU coeff18: reālā: =-3.4240865909578401E-002; -
divvietīgsNEMAINĪGU coeff19: reālā: =-1.0345296055723999E-003; -
divvietīgsNEMAINĪGU coeff20: reālā: = 4.7790305520801497E-002; -
divvietīgsNEMAINĪGU coeff21: reālā: = 2.7363037914847999E-002; -
divvietīgsNEMAINĪGU coeff22: reālā: =-5.9379518831046599E-002; -
divvietīgsNEMAINĪGU coeff23: reālā: =-8.2307025929229102E-002; -
divvietīgsNEMAINĪGU coeff24: reālā: = 6.7186909432870506E-002; -
divvietīgsNEMAINĪGU coeff25: reālā: = 3.1001517709025100E-001; -
divvietīgsNEMAINĪGU coeff26: reālā: = 4.3004788034351699E-001; -
divvietīgsNEMAINĪGU coeff27: reālā: = 3.1001517709025100E-001; -
divvietīgsNEMAINĪGU coeff28: reālā: = 6.7186909432870506E-002; -
divvietīgsNEMAINĪGU coeff29: reālā: =-8.2307025929229102E-002; -
divvietīgsNEMAINĪGU coeff30: reālā: =-5.9379518831046599E-002; -
divvietīgsNEMAINĪGU coeff31: reālā: = 2.7363037914847999E-002; -
divvietīgsNEMAINĪGU coeff32: reālā: = 4.7790305520801497E-002; -
divvietīgsNEMAINĪGU coeff33: reālā: =-1.0345296055723999E-003; -
divvietīgsNEMAINĪGU coeff34: reālā: =-3.4240865909578401E-002; -
divvietīgsNEMAINĪGU coeff35: reālā: =-1.2296494251940300E-002; -
divvietīgsNEMAINĪGU coeff36: reālā: = 2.0745044527609901E-002; -
divvietīgsNEMAINĪGU coeff37: reālā: = 1.7441129500854899E-002; -
divvietīgsNEMAINĪGU coeff38: reālā: =-8.9056427491586796E-003; -
divvietīgsNEMAINĪGU coeff39: reālā: =-1.6908925436690501E-002; -
divvietīgsNEMAINĪGU coeff40: reālā: = 3.5086172829091000E-004; -
divvietīgsNEMAINĪGU coeff41: reālā: = 1.3873915748635401E-002; -
divvietīgsNEMAINĪGU coeff42: reālā: = 6.1054594213943601E-003; -
divvietīgsNEMAINĪGU coeff43: reālā: =-7.6967840370653602E-003; -
divvietīgsNEMAINĪGU coeff44: reālā: =-6.5547188696423999E-003; -
divvietīgsNEMAINĪGU coeff45: reālā: = 7.6653061904216804E-003; -
divvietīgsNEMAINĪGU coeff46: reālā: = 1.7351165901093299E-002; -
divvietīgsNEMAINĪGU coeff47: reālā: = 1.3650925230662400E-002; -
divvietīgsNEMAINĪGU coeff48: reālā: = 3.6614383835070902E-003; -
divvietīgsNEMAINĪGU coeff49: reālā: =-2.4869527598323101E-003; -
divvietīgsNEMAINĪGU coeff50: reālā: =-2.7176960265955000E-003; -
divvietīgsNEMAINĪGU coeff51: reālā: =-9.1909820846825603E-004; -
divvietīgs
- Signāli
SIGNĀLLATERNĀM delay_pipeline: delay_pipeline_type (0 līdz 50): = (0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0, 0,0); -
divvietīgsSIGNĀLLATERNĀM product51: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product50: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product49: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product48: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product47: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product46: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product45: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product44: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product43: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product42: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product41: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product40: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product39: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product38: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product37: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product36: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product35: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product34: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product33: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product32: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product31: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product30: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product29: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product28: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product27: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product26: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product25: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product24: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product23: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product22: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product21: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product20: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product19: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product18: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product17: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product16: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product15: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product14: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product13: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product12: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product11: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product10: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product9: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product8: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product7: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product6: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product5: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product4: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product3: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product2: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM product1: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum1: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum2: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum3: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum4: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum5: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum6: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum7: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum8: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum9: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum10: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum11: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum12: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum13: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum14: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum15: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum16: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum17: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum18: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum19: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum20: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum21: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum22: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum23: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum24: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum25: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum26: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum27: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum28: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum29: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum30: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum31: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum32: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum33: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum34: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum35: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum36: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum37: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum38: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum39: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum40: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum41: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum42: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum43: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum44: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum45: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum46: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum47: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum48: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum49: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM sum50: reālā: = 0,0; -
divvietīgsSIGNĀLLATERNĀM output_register: reālā: = 0,0; -
divvietīgs

BEGIN

- Bloks Statements
Delay_Pipeline_process: PROCESS (CLK, reset)
BEGIN
IF reset = "1", pēc tam
delay_pipeline (0 līdz 50) <= (OTHERS => 0.0000000000000000E 000);
ELSIF clk'event UN CLK = "1", pēc tam
IF clk_enable = "1", pēc tam
delay_pipeline (0) <= filter_in;
delay_pipeline (1 līdz 50) <= delay_pipeline (0 līdz 49);
END IF;
END IF;
END PROCESS Delay_Pipeline_process;

product51 <= delay_pipeline (50) * coeff51;

product50 <= delay_pipeline (49) * coeff50;

product49 <= delay_pipeline (4

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Vēss" border="0" />

* Coeff49;

product48 <= delay_pipeline (47) * coeff48;

product47 <= delay_pipeline (46) * coeff47;

product46 <= delay_pipeline (45) * coeff46;

product45 <= delay_pipeline (44) * coeff45;

product44 <= delay_pipeline (43) * coeff44;

product43 <= delay_pipeline (42) * coeff43;

product42 <= delay_pipeline (41) * coeff42;

product41 <= delay_pipeline (40) * coeff41;

product40 <= delay_pipeline (39) * coeff40;

product39 <= delay_pipeline (3

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Vēss" border="0" />

* Coeff39;

product38 <= delay_pipeline (37) * coeff38;

product37 <= delay_pipeline (36) * coeff37;

product36 <= delay_pipeline (35) * coeff36;

product35 <= delay_pipeline (34) * coeff35;

product34 <= delay_pipeline (33) * coeff34;

product33 <= delay_pipeline (32) * coeff33;

product32 <= delay_pipeline (31) * coeff32;

product31 <= delay_pipeline (30) * coeff31;

product30 <= delay_pipeline (29) * coeff30;

product29 <= delay_pipeline (2

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Vēss" border="0" />

* Coeff29;

product28 <= delay_pipeline (27) * coeff28;

product27 <= delay_pipeline (26) * coeff27;

product26 <= delay_pipeline (25) * coeff26;

product25 <= delay_pipeline (24) * coeff25;

product24 <= delay_pipeline (23) * coeff24;

product23 <= delay_pipeline (22) * coeff23;

product22 <= delay_pipeline (21) * coeff22;

product21 <= delay_pipeline (20) * coeff21;

product20 <= delay_pipeline (19) * coeff20;

product19 <= delay_pipeline (1

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Vēss" border="0" />

* Coeff19;

product18 <= delay_pipeline (17) * coeff18;

product17 <= delay_pipeline (16) * coeff17;

product16 <= delay_pipeline (15) * coeff16;

product15 <= delay_pipeline (14) * coeff15;

product14 <= delay_pipeline (13) * coeff14;

product13 <= delay_pipeline (12) * coeff13;

product12 <= delay_pipeline (11) * coeff12;

product11 <= delay_pipeline (10) * coeff11;

product10 <= delay_pipeline (9) * coeff10;

product9 <= delay_pipeline (

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Vēss" border="0" />

* Coeff9;

product8 <= delay_pipeline (7) * coeff8;

product7 <= delay_pipeline (6) * coeff7;

product6 <= delay_pipeline (5) * coeff6;

product5 <= delay_pipeline (4) * coeff5;

product4 <= delay_pipeline (3) * coeff4;

product3 <= delay_pipeline (2) * coeff3;

product2 <= delay_pipeline (1) * coeff2;

product1 <= delay_pipeline (0) * coeff1;

sum1 <= product1 product2;

sum2 <= sum1 product3;

sum3 <= sum2 product4;

sum4 <= sum3 product5;

sum5 <= sum4 product6;

sum6 <= sum5 product7;

sum7 <= sum6 product8;

sum8 <= sum7 product9;

sum9 <= sum8 product10;

sum10 <= sum9 product11;

sum11 <= sum10 product12;

sum12 <= sum11 product13;

sum13 <= sum12 product14;

sum14 <= sum13 product15;

sum15 <= sum14 product16;

sum16 <= sum15 product17;

sum17 <= sum16 product18;

sum18 <= sum17 product19;

sum19 <= sum18 product20;

sum20 <= sum19 product21;

sum21 <= sum20 product22;

sum22 <= sum21 product23;

sum23 <= sum22 product24;

sum24 <= sum23 product25;

sum25 <= sum24 product26;

sum26 <= sum25 product27;

sum27 <= sum26 product28;

sum28 <= sum27 product29;

sum29 <= sum28 product30;

sum30 <= sum29 product31;

sum31 <= sum30 product32;

sum32 <= sum31 product33;

sum33 <= sum32 product34;

sum34 <= sum33 product35;

sum35 <= sum34 product36;

sum36 <= sum35 product37;

sum37 <= sum36 product38;

sum38 <= sum37 product39;

sum39 <= sum38 product40;

sum40 <= sum39 product41;

sum41 <= sum40 product42;

sum42 <= sum41 product43;

sum43 <= sum42 product44;

sum44 <= sum43 product45;

sum45 <= sum44 product46;

sum46 <= sum45 product47;

sum47 <= sum46 product48;

sum48 <= sum47 product49;

sum49 <= sum48 product50;

sum50 <= sum49 product51;

Output_Register_process: PROCESS (CLK, reset)
BEGIN
IF reset = "1", pēc tam
output_register <= 0.0000000000000000E 000;
ELSIF clk'event UN CLK = "1", pēc tam
IF clk_enable = "1", pēc tam
output_register <= sum50;
END IF;
END IF;
END PROCESS Output_Register_process;

- Pielietojums Statements
filter_out <= output_register;

END RTL;

meemee2 · Jan 25, 2000

var kāds man palīdzēt ar VHDL kodu.?tas ir gerentor ar MatLab ..
tā filtra ...
kļūda ir uzsvērta RED ...
thanks in advance

echo47 · Jan 25, 2000

Es nezinu daudz par VHDL, bet vārdus "reālā dubultā" un "XST" neattiecas sajauc.XST neatbalsta peldošā komata aritmētika.
Last edited by echo47 gada 21 oktobris 2004 10:20, edited 1 time kopā

maestor · Jan 25, 2000

Čau,

Es redzu, jūs mēģināt sintezēt ar XST uzņēmums ar "patiesi" ostas ...nav labas M8.

Tad ko, Jūsuprāt, sintezatoru darīs?

<img src="http://www.edaboard.com/images/smiles/icon_confused.gif" alt="Confused" border="0" />Sintezatori neatbalsta reals, vismaz XST nav, varbūt Precision vai Synplify var izrēķināt, cik dziļa vēlaties ostā būt un ierobežojumi to uz 32 bitiem ...lai gan es tā nedomāju.

Tātad, tas ir tirdzniecības kompromiss starp rezolūcija (cik precīzi vēlaties, lai jūsu "reālās", lai būt) un skaits, vārti (ietekme) jūs vēlaties izmantot jūsu FPGA / CPLD.Jums ir skaitlis, ka un tad pārvērst savu nekustamo uz "std_logic_vector" daļa reālā & 'std_logic_vector "daļa decimal.

- maestor

meemee2 · Jan 25, 2000

pārvērst savu nekustamo uz "std_logic_vector" daļa reālā & 'std_logic_vector "daļa --
do you mean t

meemee2 · Jan 25, 2000

pārvērst savu nekustamo uz "std_logic_vector" daļa reālā & 'std_logic_vector "daļa --
Vai jums nozīmē, ka pārmaiņas reāls, lai std_logic_vector.
un visi
NEMAINĪGU coeff1: reālā: =-9.1909820846825603E-004; -
divvietīgsNEMAINĪGU coeff2: reālā: =-2.7176960265955000E-003; -
divvietīgsNEMAINĪGU coeff3: reālā: =-2.4869527598323101E-003; -
divvietīgsNEMAINĪGU coeff4: reālā: = 3.6614383835070902E-003; -
divvietīgsNEMAINĪGU coeff5: reālā: = 1.3650925230662400E-002; -
divvietīgsNEMAINĪGU coeff6: reālā: = 1.7351165901093299E-002; -
divvietīgstp decimālskaitlis??
pateicība

meemee2 · Jan 25, 2000

kods tiek radīto MatLab ....

yjkwon57 · Jan 25, 2000

Hei, es domāju, ka tas tiks izveidots apkopošanas kļūda.
Es domāju, ka jums ir nepieciešams, lai mainītu

filter_out: OUT reālā - divvietīgs); -> filter_out: OUT reālās); -
divvietīgs
Es domāju, ka ");" tiek uzskatīts par daļu no komentāru jūsu kodu.

lawrence_idol · Jan 25, 2000

hi all.
i saskaras ar tām pašām problēmām, bet sintēze ar generated VHDL kodu mathlab Toolbox
fdatools
Es domāju, ka tas ir kinda bug par MatLab sintēze ar @ ltera qu (at) rtus programmatūras ..
var kāds paredzēts šķīdums ..
piezīmes.tiem, šķīdums norīkojušas šajā lapā ..IVE centās pirms ..
it doesn't darbu ..
paldies visiem iepriekš

kļūdu VHDL-REAL?

meemee2

Guest

meemee2

Guest

echo47

Guest

maestor

Guest

meemee2

Guest

meemee2

Guest

meemee2

Guest

yjkwon57

Guest

lawrence_idol

Guest

Welcome to EDABoard.com

Sponsor

Online statistics

Forum statistics

kļūdu VHDL-REAL?

meemee2

Guest

meemee2

Guest

echo47

Guest

maestor

Guest

meemee2

Guest

meemee2

Guest

meemee2

Guest

yjkwon57

Guest

lawrence_idol

Guest

Log in

Welcome to EDABoard.com

Sponsor