Kļūdas, ko rada Design_analyzer no synopsys (DDX-2)

[Aminos]

i bija mēģina sintezēt savu projektu, izmantojot design_analyzer un analizējot solis darbi pareizi, bet izstrādājot pasākumus, rada šo ziņu:
"KĻŪDA: dizains" reizinātājs ", connectionto osta" "ar, piemēram" half_multiplier_0 "ir pārāk šaurs. (DDX-2)

var kāds man palīdzēt, lūdzu, lai atrisinātu šo problēmu,

paldies jau iepriekš

Aminos

 

[GLISS]

Vai ostas dažādi izmēri?Post ABL ka esat tyring sintezēt.

 

[Aminos]

ostas ir dažāda lieluma, bet im izmantojot tikai biti, kas man ir nepieciešams:
piemērs
pieņemsim, ka: std_logic_vectot (5 downto 0)
b: std_logic_vector (10 downto 0),
Man manā vhdl kods:
=> b (5 downto 0),

funkcionālā modelēšana (Modelsim) pirms synthezis darbu pareizi, PBL ir laikā synthezis

 

[GLISS]

=> b (5 downto 0)

jābūt:

<= b (5 downto 0);

 

[Aminos]

Jā, es zinu, ka, bet tas signāls ir instanciation detaļas:
half_multiplier: reizinātājs
Ostas karte (
=> b (5 downto 0),
.
.
.
);

 

[GLISS]

Es nezinu, ja visi sintezatori var rīkoties subelement apvienībām.Jūs varat izmēģināt citu sintezatoru?

 

[Aminos]

diemžēl nē, iemesls mums atkal vajadzēja strādāt tikai šajā ynthesizers, vai Jums ir kādas citas idejas, lai novērstu šo problēmu?

 

[GLISS]

Izņemot padarīt autobuss platumi vienādi, nav.
Lejupielādēt bezmaksas ISE sintezators, piemēram, Xilinx un pārbaudītu to out.Varbūt tā ir tikai DC, kas ir problēma.Liktenīgs.