Kļūda Verilog kods

[gck]

Es lietoju Modelsim 5,7, sastādot Verilog kodu.

tas sniedz kļūda
'define op ==

sakot, ka ievilkuma "D" nav gaidāma.

 

[echo47]

Izmantot apgriezto apostrofu raksturs (hex vērtība 60), nevis regulāri apostrofs (hex vērtība 27).

"define op ==

 

[gck]

pateicība,

šī kļūda got izņemta no šīs vietas, bet kad es rakstu somthing izskats

result = "op b;

tās dod kļūdu, piemēram, pie "": IDENT gaida

 

[echo47]

Abi man šo darbu 6.3A ModelSim.Man nav 5,7 anymore.

Kods:

"define op ==modulis top (a, b, result);

ievade, b;

izlaides rezultāts;piešķirt result = "op b;

endmodule

 

[gck]

būs u pls sūtīt man noteikt, ur versiju, ja iespējams.

Paldies