R
raghava
Guest
Hi all,
Šādas kļūdas ir radušās, braucot VHDL simulācija.
Vai kāds pateikt iemesls par to.
Jebkura palīdzība ir appreciated ļoti.
Ziņojums
KĻŪDA: Signālu EXCEPTION_ACCESS_VIOLATION saņemts
Sveicieni
raghavaPievienots pēc 4 stundām 41 minūtēm:Hi all,
Beidzot es saņēmu anser sevi.
Es biju, izmantojot jāgaida paziņojums iekšpusē procedūru bloks VHDL.
Secīgai loģika, ja paziņojumi ir atļauti, nevis gaidīt satements.
Tā instaed no pagaidīt līdz falling_edge (CLK) Man ir izmantot, ja (clk'event un CLK = "0")
Tas ir visiem.
Paldies visiem
Šādas kļūdas ir radušās, braucot VHDL simulācija.
Vai kāds pateikt iemesls par to.
Jebkura palīdzība ir appreciated ļoti.
Ziņojums
KĻŪDA: Signālu EXCEPTION_ACCESS_VIOLATION saņemts
Sveicieni
raghavaPievienots pēc 4 stundām 41 minūtēm:Hi all,
Beidzot es saņēmu anser sevi.
Es biju, izmantojot jāgaida paziņojums iekšpusē procedūru bloks VHDL.
Secīgai loģika, ja paziņojumi ir atļauti, nevis gaidīt satements.
Tā instaed no pagaidīt līdz falling_edge (CLK) Man ir izmantot, ja (clk'event un CLK = "0")
Tas ir visiem.
Paldies visiem