Kādi parametri jāievēro, VHDL kodu FPGA?

[vinodkumar]

Hi Tagad iam spēj rakstīt VHDL code.iam izmantojot modelsim simulators un es izmantoti, XILINX ISE 8,1 i, lai pārbaudītu, vai ir synthesizable.i nekad nav redzējuši to, kas parametri man vajadzētu novērot, report.what r savu ideālo conditions.and kā lejupielādēt uz FPGA.plz sniegt dažus labus ierosinājumus tas ir mans projecft darbs plz help. paldies jau iepriekš.

 

[cmos babe]

Ir divas galvenās lietas, lai novērotu, kas ir ierīce izmantošanu (cik daudz līdzekļu savu dizainu izmanto) un laiku. Sintēzes ziņojums sniedz novērtējumu, citus pasākumus, piemēram, (vieta un maršruts) sniegt precīzāku numurus. Jums vajadzētu saglabāt pielāgo savu dizainu, līdz jūs sasniegsiet savu konstrukcijas ierobežojumu prasības. Es iesaku jums nirt dziļi Xilinx litrature zināt visu svarīgi sīkumi .. Lasīt vārdnīca ISE instrukciju ... Labu veiksmi.

 

[vinodkumar]

Hi.thanks par reply.i daru projektu, kurā man ir nepieciešams, lai sniegtu datu, 256 dziļums un 16 bitu width.i vēlētos, lai īstenotu uz FPGA.i dzirdējis frm draugiem tht i nepieciešams vai nu rakstīt FIFO vai SRAM par tht . Es nezinu, kā uzrakstīt synthesizable kodu that.my pb. ir, kā konfigurēt to uz FPGA un ielādēt datus uz tiem. viens draugs teica jau block-ram būs tur izmantot it.but i dont zināt, tas too.which ir labākais veids, vai jebkurš cits veids ir labs, darot šādu uzdevumu. plz atbildi.