Kā veidot DPLL? Resursu pieprasījums,

C

cslover

Guest
Kā veidot DPLL. ja Jums ir doc par DPLL, lūdzu, sūtiet to man. Paldies jau iepriekš.
 
Hi Jūs varat apskatīt: h ** p: / / w * w.actel.com/documents/s04_18.pdf
 
Es esmu ļoti ieinteresēts šajā tēmā too. Jebkura padziļinātu informāciju?
 
Hi Ir arī tas ap piezīme Texas Inst. h ** p: / / www-s.ti.com/sc/psheets/sdla005b/sdla005b.pdf
 
DPLL, sastāv no 3 daļām parasti: PD, K letes un I / D dalītāju. PD: posmā detektors, izmanto, lai atklātu fāzes starpība starp ienākošo signālu (Ref biežums) un DPLL (fedback no produkcijas) izlaidi; PD būs izejas uz augšu vai uz DN signālus, kas norāda fāzi starpību. K counter darbojas kā cilpa filtrs, tā produkciju veic vai aizņemties impulsu, ja skaitītājs ir vienāds ar iepriekš K, un skaitītājs ir gotten caur paraugu ņemšanas līdz / dn signālus izejas no PD. I / D dalītāju ir kontrolēta divider.It būs izejas centrālajā frekvenci dalot noteiktu skaitu. Tomēr sadalījums devu tiks kontrolē veikt / aizņemties pulsa no K Counter. uz I / D dalītāju rezultāti būs barība atpakaļ uz PD. Tad posms bloķēta LOOP ir veidots!
 
Es esmu tikko pabeidzis demo, visgrūtāk ir programmējams frekvences paaudzes, PD ir finded pie @ ltera ir good.but man nav atrast labs veids, kā zināt, vai pārbaudot freqence ir tāds pats atskaites
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top