Kā to darīt sistēmu līmenī simulācijā?

A

amic

Guest
Man nekad nav strādājis uz augšu uz leju metodiku. Es esmu ziņkārīgs par to, kā tieši specs op amp var lemt, pamatojoties uz sistēmu, kas satur šo op amp. Kāds ir got jebkuru pavediens? Vai sistēmas līmenis simulācijas pieejama kadence ADE vai Agilent ADS, vai man MatLab / systemview par to?
 
Verilog-A vai Matlab Simulinkare labas sistēmas līmeņa modelēšanu.
 
Jā, Verilog-A un MatLab-Simulink ir ļoti labs instruments, lai palaistu top simulācija, bet, ja izmanto Matlab Simulink palaist sistēmas modelēšanas, es domāju, kā lai modelētu accuarcy amp ir liela problēma. Kāpēc ne iegult amp ievada sistēmā un palaist top-leval simulāciju tieši? Bg [quote = analoger] Verilog-A vai Matlab Simulinkare labu sistēmu līmenī simulāciju [/quote].
 
[Quote = philipwang] Jā, Verilog-A un MatLab-Simulink ir ļoti labs instruments, lai palaistu top simulācija, bet, ja izmanto Matlab Simulink palaist sistēmas modelēšanas, es domāju, kā lai modelētu accuarcy amp ir liela problēma. Kāpēc ne iegult amp ievada sistēmā un palaist top-leval simulāciju tieši? Bg [quote = analoger] Verilog-A vai Matlab Simulinkare labas sistēmas līmeņa modelēšanu. [/Quote] [/quote] Pirms darba uz bloka ADC, sistēmas modelēšanas būtu jādara, vai ne? Laikā simulācijas, katra bloka spec tiks radīts, ir šīs tiesības? Paldies.
 
Ir dažas grāmatas vai dokumentus diskutētu par Matlab, kura izmantošana analog circuit design un ar to saistītā modelēšanā uz ķēdes elements, piemēram opamp uc Jūs varat meklēt šo klāja un atradīs šos materiālus.
 
Es gribētu izmēģināt VHDL-AMS vai Verilog-AMS, viņi abi ir liela priekšrocība, strādājot ar augšas uz leju dizainu, ka jūs varat sākt no augsta līmeņa uzvedības aprakstu, uz leju, lai tranzistoru līmenī simulācijas vienā pieteikumā (AdvanceMS no Mentor, Smash , SystemVision, Simplorer) ... Jūs pat varat mix dažādos līmeņos abstrakcijas: piemēram, Jūsu opamp ar tranzistoru līmenī, un jūsu ADC pie uzvedības līmenī ... Skatīt pievienotajā dokumentā par piemēru.
 
Es satieku pašu jautājumu es nezinu, kā to izdarīt sistēmas līmeņa dizains PLZ, kāds var sniegt dažas vienkāršs piemērs
 
Man arī ir tāda pati problēma, lūdzu, iedodiet man kādu piemēru par verilog-a, paldies
 
Jā, mēs varam darīt MatLab, bet es nekad to darīja. Mani interesē nezinot.
 

Welcome to EDABoard.com

Sponsor

Back
Top