U
umairsiddiqui
Guest
Hi, es cenšos īstenot * dati atgūšanas * no ienākošā sērijas datu plūsmu. Shēma ir balstīta uz xapp224 Xilinx. Jautājums ir tagad tas ir jāievieš ASIC (90ns). Par laimi risinājums neprasa FPGA īpašu tehniku. Taču tas ir nepieciešams, lai izveidotu systhesis ierobežojums: Vispirms aplūkotu Screenshot.png prasība ir tāda, ka ienākošie dati panta DATAIN) izmantot četras flip-flops, 2 clocked ar CLK panta 1 pieaug mala un viens, kas mala) un CLK90 2 (kāpumu un kritumu malas) . Ir svarīgi, lai no ievades pin kavējums uz šiem četriem flip-flops ir gandrīz vienāds. Absolūtā kavēšanās ir vērā ņemama ir tikai šķībs ir svarīga Jo Xilinx FPGA, To ir viegli panākt, dodot Programmatūra MAXSKEW parametrs šajā tīklā, 500 ps, piemēram.. neto datain maxskew = 500 ps, kā veikt šo uz Design Compiler? vēlējumiem