Kā noteikt augsta Z stāvoklī, VHDL

[addn]

Sveiki

Kā, lai noteiktu augsta Z stāvoklī, VHDL

piemēram, daži ICS, var iestatīt 3 veida darba režīmā, 1 ievadi pin

ex: ievadi pin = "HI" -> mode1
ievadi pin = "LO" -> mode2
ievadi pin = 'High-Z' -> mode3

paldies

 

[chviswanadh]

Augsta pretestība valsts ir atzinusi tās loģiski spēkspārbaudīt šo outhttp://eda.ics.es.osaka-u.ac.jp/jeita/eda/project/vhdl_project/fdl-final.PDF # search =% 22how% 20to% 20recognize% 20high% 20impedance% 20state% 20in% 20vhdl % 22

 

[Iouri]

nav nekādi augstu Z VHDL par syntizable modeļa

 

[chviswanadh]

hello,

Iouri ir tiesības u nevar sintezēt augsta pretestība.Man bija iespaidīgs u pie kodēšanas skats.

Paldies
Viswanadh

 

[Harmasha]

Hi draugiem,

Augstu Z pievieno IEEE.std_logic_1164

Vai pārbaudīt šīs saites.

h ** p: / / www.vhdl-online.de/tutorial/englisch/t_71.htm # pgfId-1017643

www.cs.du.edu/ ~ cag/courses/ENGR/ence3830/VHDL/Lectures/VHDL.PPT

FYI, slaids tiek parādīts zem ...

Definēts IEEE iepakojumā sauc STD_LOGIC_1164 (standarta loģika)
Satur 9 vērtē STD_LOGIC veidu modelēšanas un sintēzes
U = uninitialized
X = piespiežot nezināms valsts
0 = piespiežot 0 līmenis (loģika nulle)
1 = piespiežot 1 līmenī (loģika vienu)
Z = augsta pretestība
W = vāja valsts līmenī zināms
L = vāji 0
H = vājš 1
- = Don t aprūpi
STD_LOGIC initializes nezināmu

 

[addn]

hi draugiem

pateicos par Jūsu atbildi

 

[pahol]

1.In VHDL līmenī simulācija, Jūs varat rakstīt VHDL, lai salīdzinātu ievade kā "Z".
2.Hi-Z ir nenozīmē sintēzei."Z" ir uzticēt divvirzienu pin.
3.Aparatūras FPGA nav dizaina ziņā, Hi-Z stāvoklī.Tātad, jūs nevarat īstenot uz FPGA.