Kā nokļūt pašreizējā simulācijas laikā VHDL?

[atremp]

Kā mēs zinām, kas Verilog HDL, mēs izmantojam $ laiks / # STIME atgriezties
Pašreizējā simulācija laiks,
In VHDL, kā mēs varētu iegūt pašreizējais simutation laiku.
vai tur sistēma darbojas?