Kā, lai novērstu modulis no sintēzi FPGA plūsma

[tariq786]

Hi guys, Hope jūs good.I ir pāris moduļu hierarhija. Tas ir TopModule -----> modulis 1 -----> modulis 2 -----> modulis 3 vēlos sintezēt visas moduļu TopModule izņemot module3. Kā, lai novērstu module3 no sintēzes, tulkošana, kartēšanas un P & R. Jebkuras idejas! Paldies

 

[zula]

Jūs nedrīkstat instantiate modulis 3 jūsu topmodule.

 

[tariq786]

Hei Zula, Tad kā ir vispārējās sistēmas iet uz darbu?

 

[kvingle]

Jūs izmantojat Xilinx vai Altera ...? Ja jūs izmantojat Xilinx tad uz papildu sintēzes funkciju, ... attiecas uz dev guide vai [url = http://www.xilinx.com/itp/xilinx7/books/data/docs/dev/dev0021_6.html] šeit [/url]

 

[Ilgaz]

Čau, Jūsu problēma nav skaidrs. Jūs nevēlaties, lai sintezēt savu moduli un vēlaties, lai visa sistēma ir goin ", lai darbotos pareizi. Ja 3 modulis nav būs tur, kā tā var ietekmēt jūsu sistēma .. Vai jūs vēlaties izmantot moduli 3 vai ne? Ja jūs nevēlaties šo moduli ar savu dizainu, jums nebūs instantiate tas .. In Verilog, ir atkarīga apkopošanā. Jūs varat meklēt to .. Good Luck .. Ilgaz

 

[FvM]

Es piekrītu Ilgaz, ka jums vajadzētu pateikt, lai izlaižot moduli no sintēzi. Kā papildu piezīme, bet sliktākajā gadījumā vienkārši izlaižot modulis piemēram, var izraisīt nekādas loģikas sintezētas par top dizainu. Ja Jūs grasāties veida top pilsētas dizains (kodēšana apakšējā moduļus vēlāk), jūs varat ievietot lelles modulis, ka "patērē" ieejas signāliem un rada izlaides interfeisu. Diemžēl, lelles modulis implicitely ierobežojumus otras moduļa laika, tāpēc loģika būtu pārdomāta.

 

[shitansh]

HI, izmantot define.v failu Reffer uz pievienoto failu, ja commnetout `definēt INCLUDE_MODULE_4 līniju module_5 define.v būs sintezēt cits module_4 būs besynsthesized HTH - Shitansh Vaghela