Kā lai modelētu netlist ar jonu pulksteni?

[davyzhu]

Hi all, Kad es modelētu netlist (Verilog stilā) ar jonu pulksteni, es atklāju, rezultāts ir ļoti atšķirīgs ar to, ko es redzu RTL līmenī (ar daudz sarkano "xxxx"). Tāpēc es pievienot tfile kas NCSim lai aizliegtu kavēšanās un laika pārbaudi pasaules mēroga (jo konstrukcijas nav atmiņā, piemēram, RAM / FIFO). Netlist vilnim šķiet, ir labāk, bet ir arī daži trivial atšķirības starp RTL un netlist viļņu (piemēram, daži signāla ir viena pulksteņa iepriekš un signālam ir viens pulkstenis kavēšanās). Es domāju, jonu pulkstenis nav situācijās, piemēram, oriģinālo pulksteni un ieviest skrējiens. Bet kā saprast jonu pulksteni simulācijas uzvedību? Jebkādus komentārus / atsauces būs appreciated! Paldies! Best regards, Davy

 

[zhangpengyu]

izmantojot "

 

[Peter Chang]

Es domāju, ka problēma redzējāt varētu izraisīt inicializācijas. Esi pārliecināts, ka jūs noteikti inicializācijas vērtību visiem, kas RTL leval signāliem. Pretējā gadījumā, pēc sintēzi, kas vārtu līmeņa simualtion, laika starpības varētu izraisīt negaidītu vērtību vai nezināmu vērtību.

 

[Shurik]

Hi Davy! Jūs varat sintezēt savu uzvedību Verilog jāiesniedz tiem iespēju bez mainīt CLK.

 

[satya_422]

Hi U izdarīts pēc kopsavilkuma, 1 Reason: U nedrīkst inicializēta, ka jonu pulksteņa ļauj signālu vai 2.There var voilation (setup / turiet) .. - Satja

 

[maxnil]

Visticamāk tāpēc, ka jūs saņemsiet "dīvaini", rezultātā, kad simulē vārtu netlist ar jonu pulksteņi tas, ka dažādās jonu pulksteņi tiek piešķirti dažādos delta laiks, un tādējādi izraisa, ka malā izraisīja reģistri nav novērtēta / piešķirta pēc tieši tādu pašu delta ciklu. Smal vienkāršs piemērs problēmas ar vārtu pulksteņi simulācijas (Ja neizmantojat kādu laiku) ir redzams šeit:

 piešķirt gclk = CLK & dotu, vienmēr @ (posedge CLK) sākas b "c" tajā pašā pulksteni cikls ( bet tajā pašā delta ciklā). Ja jūs pievienot nelielu kavēšanos uz "b" un "c", tad tas būs darbs. Bet kavēšanās RTL-kods ir neglīts. Palaižot vārtu līmeņa simulācijas jums vajadzētu laiku, datus no sava sintēzes rīku, tad viss būs 8hopefully) uzvedas, kā tas ir reālā mikroshēmā. Kā parasti es esmu izskaidrojis lietas sarežģītāka, nekā nepieciešams.

 

[davyzhu]

Thanks a lot! Es izmantoju DC, lai radītu gated pulksteni. Es dzirdēju slēdzeni lieto tikai traucēti pulksteņa ASIC dizains. Vai tas ir labi? Es domāju, ka tas ir jonu pulkstenis rada problēmu. Es redzu vilnim. Un es atklāju, lai gan datu un pulksteni izmaiņas tajā pašā laikā, ti, tajā pašā delta laiks (es aizliegta laiks kavēšanās pasaules mēroga), pulksteni izmaiņas pēc datu izmaiņām. Kā mēs visi zinām datu pārmaiņām, ir jāievēro pulksteni izmaiņas. Tāpēc es domāju, ir jābūt jonu pulksteni izraisīt loģika secībā haosu simulators. Best regards, Davy

 

[spauls]

Mēģiniet pulksteni selekcijas varas kompilatoru un nodrošināt iespēju laiks. vai pārbaudes clock_gating_check ar PT.

 

[Shurik]

[Quote = davyzhu] Thanks a lot! Es izmantoju DC, lai radītu gated pulksteni. Es dzirdēju slēdzeni lieto tikai traucēti pulksteņa ASIC dizains. Vai tas ir labi? Es domāju, ka tas ir jonu pulkstenis rada problēmu. Es redzu vilnim. Un es atklāju, lai gan datu un pulksteni izmaiņas tajā pašā laikā, ti, tajā pašā delta laiks (es aizliegta laiks kavēšanās pasaules mēroga), pulksteni izmaiņas pēc datu izmaiņām. Kā mēs visi zinām datu pārmaiņām, ir jāievēro pulksteni izmaiņas. Tāpēc es domāju, ir jābūt jonu pulksteni izraisīt loģika secībā haosu simulators. Ar cieņu, Deivijs [/quote] Hi! Es domāju, ko! Ja Jums ir izmanto tikai aizbīdni, jums ir nepieciešams noteikt mainīgu hdlin_latch_always_async_set_reset = "true"

 

[davyzhu]

Hi Shurik, jūs varat man pateikt, kas rīks jūs izmantojat? Paldies! Best regards, Davy

 

[Shurik]

[Quote = davyzhu] Sveiki Shurik, jūs varat man pateikt, kas rīks jūs izmantojat? Paldies! Ar cieņu, Deivijs [/quote] Sveiki! dc_shell vai Uz GUI režīmā design_analyzer - $ ynop $ y $

 

[research235]

hello davyzhu var u, lūdzu, pateikt, cik radīt SDF failu pirms izkārtojumu līmenī .. i lasa ur ziņu ur imitē ieejas līmenī neto sarakstu ar SDF,, es neesmu pārliecināts par to, kā izveidot šo failu synsthesis līmenī .. var u lūdzu man pateikt komandu izmanto DC Suresh

 

[sumit_techkgp]

U ir inicializācijas problēma ur netlist