Kā izmantot "CLK" kā signāls, kad CLK šķībs ir klāt?

[jerry2007]

Es cenšos izmantot CLK kā pārslēdzēju mux beigās dizaina izvēlēties b / w divas izejas alternatīvu, lai sasniegtu augstāku freq rezultātus.Bet) šķībs starp CLK un invertētā CLK (clk_inv ir tik liels, ka tas rada lielu glitch, kas produkciju.Mans jautājums ir, kā norādīt šo laika ierobežojumā SDC failu (vai kaut kur citur signālus?) Ļaut rīku veikt dažas pūles, lai synchonize šiem diviem?

Paldies jau iepriekš!