Kā ieviest atvērtā kolektora loģika VHDL?

Y

yamaha

Guest
hi to, kā īstenot atvērtā kolektora loģiku VHDL, uz jamss
 
Ja jūs esat sasaistei ar ārēju savienojumu, kas prasa atvērtā kolektora īpašības (piem., PS / 2 interfeiss), tad varat simulēt atvērtā kolektora buferiem ar 3-state buferi: out_signal
 

Welcome to EDABoard.com

Sponsor

Back
Top