Kā co-modelētu VHDL / Verilog ar tranzistors ķēde?

[willyboy19]

Ja man ir IC5.0 un LDV5.1 uzstādīts Linux, kā es varu modelētu jauktas signālu izstrādes, kas ietver tranzistors līmeņa shēmas un ciparu bloku aprakstīts Verilog / VHDL?Vai tas ir darīts Analog Design vidi?Vai ir labas apmācība par šo?Please help!

Willy

 

[khorram]

Kā jūs zināt, tranzistors līmenis moduļi ir tikai pieejams Verilog valodu.To var izdarīt, ka hierarhiskā dizains.Tas nozīmē, ka jums vajadzētu rakstīt daži moduļi vai procesiem, lai aprakstītu jūsu RT līmenis apakšiedaļa un jums būtu jāuzraksta daži moduļi (vienmēr bloki), kas ietver tranzistors aprakstos.Ja Jums nav nepieciešama acurate laiku tranzistori, varat darīt, ka VHDL / Verilog simulatoru bez Analog daļu.Pretējā gadījumā jālieto analogais daļa, un es domāju, ka jums ir daudz problēmu.

Sveicieni,
KH

 

[willyboy19]

KH dažos jauktās signālu ķēdēm, es varu izveidot analog shēmas in tranzistors līmenī un izmantot Analog Mākslinieks, kas imitē tiem.Dažām no ciparu shēmas šajos dizainparaugus, Verilog-A Šķiet, ka darbu naudas sodu.

Bet mana problēma patiešām nāk, kad jums ir vienlīdz sarežģīta digitālā sistēma, kurā Verilog-A aprakstu / modelis nav pietiekami (tas ir apakškopa Verilog, anyway).Saskaņā ar šo nosacījumu, kā Jūs līdzsadedzināšanas modelētu analog shēmas ar Verilog / VHDL aprakstīts digitālo blokus, lai pilnībā pārliecinātos par sistēmas veiktspēju un funkciju kadence?Zinu Mentor Graphics paredz ADMS kas apvieno Eldo un HDL simulācijas iespējas.

Esmu pārliecināts, modulācija var darīt to pašu.Vai kāds, lūdzu, palīdzēt?