Kā aprakstīt makro IP, kad sintēzes

[xiongdh]

Kad sintēzes TOP modulis DC, U1 ir submodule in TOP.U1 ir IP no cita pārdevēja un ir spec dokumentu un verilog uzvedības apraksts failu, kas var bût synthesized.Also bibliotēkas failu un DB failu var t var saņemt no pārdevējs.
Vairāk atribūts U1 aprakstīts diagrammā.
(nosaukums) (I / O) (vadītāja) (slodzes) (kavēšanās no ostas DFF) (nokavēto DFF ostas)
in1 in __ 10 * NAND2X1 / 3 ns ___
out1 out 1 * NAND2X1 / X ___ ___ 5ns
****
submodule U1 ir viena ievades in1 to vadīt tikai 10 * NAND2X1 / un ceļš no U1/in1 līdz DFF / D ir par 3 ns kavēšanās.viens izvades out1, tā ir diska jauda tāpat kā 1 * NAND2X1 / X, un ceļš no DFF / D U1/out1 ir aptuveni 5ns kavēšanās.
*******
Piezīme: NAND2X1 ir bibliotēka šūnu un ir 2 ieejas, ir viens no diviem ieejas un izejas X.
Kad sintēzes dizains TOP.U1.v failu, kas ir tikai ostas apraksts šūnu U1 nolasa stājas DC.the atribūts don t_touch ir noteikts U1 cell.The atribūts U1 kas iepriekš diagrammā jābūt aprakstīt vai noteikt, kad, kas ierobežo, lai dizains TOP .Tagad jautājums ir par to, kā noteikt ierobežot vai aprakstīt U1 pirms sintēzes.
Varbūt db failu, kas aprakstīts atribūts U1 var uzbūvēt, šis ir viens veids, kā risināt šo problēmu, bet, ja es don t patīk that.How es varu atrisināt šo problēmu citā veidā.
Last edited by xiongdh par 05 Jul 2005 4:17 labots 1 reizes

 

[visualart]

Pirmkārt, Jūs varat sintēze tops, kas ietver U1,
secoindly, ekstrakts ierobežot par U1 no Top db
Tātad, jūs saņemt aprakstam U1

 

[xiongdh]

Es gribu sintēzes TOP modulis, tas ir submodule U1, kā arī citās submodule.
U1 ir analogais moduli, kas nav nepieciešams sintezēta.Bet no U1 īpašumu var ietekmēt citas submodule kad apkopo DC.Kā veidot modeli U1.