Kā aizkavēt ievadi divas clock cikliem?

[manasiw2]

Čau.
Man vajag to darīt turpmāk,
izlaides follw input pēc diviem sistēmas clock cikliem.
Lūdzu ieteikt, kā to darīt VHDL.

thanks in advance.

 

[laststep]

Viegls veids ir vienkārši pievienojiet 2 reģistrā ar sērijas numuru un paraugu ņemšanas rezultātu pēdējā reģistrā.

 

[mukesh1981]

čau

Tikai izmantot dubultu flopping nekas, bet divi flip flops in sērijas, ka rezultāts būs divi clock cikliem atlikta saistībā ar ieguldījumu.

 

[manasiw2]

ya i got it .... thanks visiem.