[Jautājums] pulksteni uztvert šūnu

[gerade]

Hi, visiem, Pašlaik mēs rasties problēmas ar pulksteni uztvert šūnu. Synplify vienmēr piebilst UN vārtiem aiz aizvariem, izejmateriālus un ir pasaules pulkstenis (parasti ar iso piedēkli), un pulksteni, kas iegūti no aizbīdni. VHDL ir parādīts zemāk, bibliotēka IEEE, izmantot ieee.std_logic_1164.all, subjekts clock_gating ir osta (CPEN: no std_ulogic, CP: in std_ulogic, EN: in std_ulogic; TE: in std_ulogic); end clock_gating, arhitektūra RTL gada clock_gating ir signāls latch_enable_s: std_ulogic; signāls clk_latched_s: std_ulogic; signāls clk_enable_s: std_ulogic; sākt - VAI TE vārti, pirms pulkstenis uztvert aizbīdni latch_enable_s

 

[gerade]

var kāds sniegt man roku?

 

[r_e_m_y]

Hi gerade, Kad jūs rakstīt:

 clock_gating_latch: process (CP, latch_enable_s) sākt ja (KP = '0 '), tad clk_latched_s

 

[gerade]

Hi, visiem, Pašlaik mēs rasties problēmas ar pulksteni uztvert šūnu. Synplify vienmēr piebilst UN vārtiem aiz aizvariem, izejmateriālus un ir pasaules pulkstenis (parasti ar iso piedēkli), un pulksteni, kas iegūti no aizbīdni. VHDL ir parādīts zemāk, bibliotēka IEEE, izmantot ieee.std_logic_1164.all, subjekts clock_gating ir osta (CPEN: no std_ulogic, CP: in std_ulogic, EN: in std_ulogic; TE: in std_ulogic); end clock_gating, arhitektūra RTL gada clock_gating ir signāls latch_enable_s: std_ulogic; signāls clk_latched_s: std_ulogic; signāls clk_enable_s: std_ulogic; sākt - VAI TE vārti, pirms pulkstenis uztvert aizbīdni latch_enable_s

 

[gerade]

var kāds sniegt man roku?

 

[r_e_m_y]

Hi gerade, Kad jūs rakstīt:

 clock_gating_latch: process (CP, latch_enable_s) sākt ja (KP = '0 '), tad clk_latched_s