Jautājums par sintēze

H

horzonbluz

Guest
Hi, draugiem.
Es esmu ciparu integrālās shēmas designer.I ir jautājums par laika sintēzi.
I sintēze ciparu shēmas un atrast problēma mana iecirkņi.
Man ir neuzskata par testa signālus kā ideāls signālu, kā arī citiem vārdiem sakot, uzskata, ka TEST_SE un TEST_MODE tīkli kā ideāls net, un ir bezgalīgs vadītāja spējas pagātnē.Tagad, kad P & R inženieri vēlaties man rīkoties ar to kā ideāls tīkliem, kā pulksteni vai reset signāliem.Taču ir daži ceļi manā dizains ir laika pārkāpumiem, kad es noteikti jauni contraints uz testa signālus.Šīs laika pārkāpumu nevar tikt noteikta.
Kāpēc tas notiek?Es noteikti jauni contraints testa signāli un šiem contraints tikai novērstu ievietojot buferi, kas TEST_SE un TEST_MODE tīkliem.Kāpēc tas var izraisīt laika pārkāpumiem.

 
Vai jums recompile it?no apkopošanas un tad dft apkopošanas

Vai jums izmantot gan set_dont_touch_network
un set_ideal_network?

parādīt mums, ko jūs darīt, un jūsu ierobežojumus

 
horzonbluz wrote:

Es noteikti jauni contraints testa signāli un šiem contraints tikai novērstu ievietojot buferi, kas TEST_SE un TEST_MODE tīkliem.
Kāpēc tas var izraisīt laika pārkāpumiem.
 
Es neesmu gan noteikt ideālo tīklu un Neaiztieciet tīkla ierobežojumu uz testa signālus, un vairāk izmantot DC2003.06 UNIX vesion lai sintēze manu dizainu.Kad es pievienojusi jaunu contraints, i resynthesis manu projektu.Šie ir ierobežojumi, kas i pievieno testa signāli
set_false_path-no TEST_SE;
set_false_path-no TEST_MODE;

set_drive 0 TEST_MODE;
set_drive 0 TEST_SE;

set_dont_touch_network TEST_SE;
set_dont_touch_network TEST_MODE;

hookup_testports-runīgs;

 
1.I domāju, ka šī 2 vajadzētu izņemt
set_false_path-no TEST_SE;
set_false_path-no TEST_MODE;

2.and izvēlēties vienu mazākais buf jūsu pārliecinamies tā vietā, lai izmantotu 0 vadīt

3.ja Jūsu test_mode nav augstas fanout
noņemt set_dont_touch_network TEST_MODE;

un mēģiniet atkal pēc tam pastāstīt mums savu rezultāts

 
Hi, Gerade.
Nedomāju, ka jūsu padoms ir labi.
1., kas viltus ceļā var samazināt jomā manu projektu.
2.Tā kā testa signālu ostās nepieciešamību vadīt ļoti lielas slodzes manā chip, i nepieciešamību noteikt vadītāja spēju nulle par viņiem.
3.Ja man nav noteikti Neaiztieciet tīkla ierobežojums TEST_MODE, DC rīks ievietot buferi, kas TEST_MODE neto lai gan TEST_MODE neto varbūt nav lielas slodzes.

 
1.about viltus ceļā, ja viens ceļš nav viltus ceļā, Jums nav jānosaka tā
pārliecināties, ka, ja tie patiešām ir viltotas ceļš ar modelētājs.contraints jāsaskan ar savu dizainu's fuction

2.Ja iestatāt ideālu tīkla un Neaiztieciet par scan_mode tas nav radīt buferšķīdumā.tā tas nav jautājums, kas šūnu jums izvēlēties.Atvainojiet, šī

3.you ir taisnība, kad test_mode ir augstas fanout

4.one gadījumā i aizmirsis jautāt,
jūs izmantojat test_mode izvēlēties test_clk un funkcionālās pulksteni jūsu dizains
ja tā, izmantot
"set_case_analysis test_mode 0"

Jūsu ierobežojumi failu

sveicieni

 
Hi, Gerade.Mans draugs.
Jūsu 2rd padomu varbūt labi.
Bet ceturtajā padomu nevar labi.Noteiktajā gadījumā analīze ierobežojums tiek izmantots PT, jūs varat pārliecināties, to var izmantot DC?Protams, Test_mode lieto izvēlēties test_clk un funkcionālās pulksteni.

 
1.Set ideāls neto sintēzē
2.Nobraukums pre-sim ar ieadl neto kavēšanās (ar savu sintezētu vārti līmenis ckt)
3.Pass jūsu ierobežo (par tiem, testēšana signālu) uz P & R engr.nekā testēšana signāls tiks veikti aprūpi darbarīki
4.Nobraukums STA, ar SDF par P & R radīt ckt
5.Nobraukums pēc sim par vārtu līmenī ar SDF un neto ckt radīto eack-end

Ierobežojumus, P & R būtu jāatšķiras no sintēzi par šiem tīkliem ...citādi, pēcprocesa darbarīki nekad zināt jūsu laika prasībām ....

 
Atvainojamies par lēni atbilde,

Esmu diezgan pārliecināts par to, ka faktiski mēs izmantojam to syntheiss.

iemesls ir tas, ka, DC tikai tajā veida aptuvenu sintēze mūsu dizainu.kas būs sīkāk P & R instrumenti.
set_case_analysis test_mode 0 ir uzdot DC tikai koncentrēties uz normālas funkcijas un atstāj testa režīmā, lai P & R instrumenti.kā šajā gadījumā nav tik kritisks, tas var apstrādāt viegli P & R instrumenti.
to check if P&R result meet the timing requirement.

in pt jums izmantot set_case_analysis gan gadījumā,
lai pārbaudītu, vai P & R rezultāts atbilst laika prasībām.

sveicieni

 
Hi, my friend Gerade.Es nekad izmantot set_case_analysis in DC un nekad jebkādu manuals šis.
Vai jūs varat sniegt man datus par izmantošanu set_case_analysis in DC?

<img src="http://www.edaboard.com/images/smiles/icon_surprised.gif" alt="Pārsteigts" border="0" />
 
<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Piemiedz ar aci" border="0" />Hi, Gerade.
Man ir noteikti jauni contrtaints testa signāli un resysthesis manu dizainu.
Rezultāts ir satified.Laiks pārkāpumiem un platība ir visas redued.
Es domāju, ka set_case_analysis ir labāka nekā set_false_path pateikt DC rīks hadling testa signālus.

 
var kāds man pateikt, kā set_case_analysis darbojas uz laiku analīze?
es redzēju, ka dažas rakstu teica, ka dc cann't izmantot set_case_analysis, tas ir labi?

 
Hi bendrift,

Par ans par jūsu jautājumu ir set_case_analysis izplatās ar pastāvīgu uz priekšu caur netlist un tas automātiski atsp atbilstošu laika arcs, pamatojoties uz loģiku konstanti.Arī tas nav noņemt loģika

Šī atbilde es redzēju to solvnet ar synopsys.

Hope it helps

 
Jums vajadzētu set_case_analysis 0 TEST_MODE funkcionālā STA,
un set_case_analysis 1 TEST_MODE testa režīmā STA.

 
horzonbluz wrote:

Hi, Gerade.

Nedomāju, ka jūsu padoms ir labi.

1.
, kas viltus ceļā var samazināt jomā manu projektu.

2.
Tā kā testa signālu ostās nepieciešamību vadīt ļoti lielas slodzes manā chip, i nepieciešamību noteikt vadītāja spēju nulle par viņiem.

3.
Ja man nav noteikti Neaiztieciet tīkla ierobežojums TEST_MODE, DC rīks ievietot buferi, kas TEST_MODE neto lai gan TEST_MODE neto varbūt nav lielas slodzes.
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top