Jautājums par netlist simulācijas?

[atuo]

hi, visi Kad es sintēzes savu dizainu, izmantojot DC un laiks ir izpildīts, man netlist. I use formalitāte, un pārbauda netlist ir vienāds ar RTL.But, kad es modelētu netlist izmantojot NCVeilog, es uzskatu, laika nav, un, ja es divas reizes manu pulksteni periodā, simulācijas rezultāti ir labi. Es nezinu, kāpēc DC man laiks ir izpildīts, bet netlist simulācijas nav pareizi pirms es divas reizes manu pulksteni periodā. Es uzskatu, ka DC laika ziņojumu vai netlist simulācijas rezultātā? Attiecībā, atuo

 

[gerade]

jūs dizains iet STA, parasti sintēzi posmā, tikai setup laiks ir ievērots, dizainparaugu var būt daudz tur laika pārkāpumiem. kas var būt iemesls. uz

 

[atuo]

Cienījamie gerade, Bet es domāju, ka tur laiks pārkāpums nav saistības ar pulksteni laiku un, ja ir daži tur laiku pārkāpums netlist simulācijas vienmēr kļūda. uz atuo

 

[kslim]

Static laiku, I dont domāju, ir guerantee dinamiskas funkcionalitāti. Tas ir?

 

[atuo]

Bet pēc P & R, Jums ir tikai atkarīgs no statiskā laika un FM, lai nodrošinātu, ka jūsu ASIC dinamisku funkcionalitāti un laiku. Attiecībā, atuo

 

[AlexWan]

Pre-imitācijai vai Post-simulācijas do dinamisku laika pārbaudi ar simulācijas anotēto pēc SDF failu. STA ir tikai statiskā ceļš laika analīzi. FM ir tikai funkcionāla pārbaude. Good Luck.

 

[ic_design]

Tikai līdzstrāvas sniegt vienkāršu laika ziņojumu. Jums bija labāk iet STA.

 

[atuo]

hi all, Es tikai vēlos zināt, ka es varu ignorēt dinamisku modelēšanu, ja es iet formalitātēm un STA? Attiecībā, lsong

 

[horzonbluz]

Nē, nav iespējams ignorēt to.

 

[masai_mara]

Es domāju, ka viņa jautājumu nav pareizi risinātas. Bet es arī donot zinu, kāpēc tās tik un būtu ieinteresēti zināt iemeslus. Viņa problēma ir ar laika pārkāpumiem, tāpēc, lūdzu, mēs varam izslēgt oficiālas pārbaudes metodes šeit. Bet kas par STA isn't to vajadzēja sniegt pārkāpumiem, ja tādi ir??

 

[atuo]

hi horzonbluz, Kāpēc nevar ignorēt dinamisko modelēšanu? Paldies par jūsu palīdzību. Attiecībā, atuo

 

[spauls]

Formālās un STA nevar aizstāt vārtiem modelēšana (pirms simulācijas un pēc simulācijas). 1). Formāls instrumenti pārbaudīt tikai funkcija dizainu. Tā Salīdzināt projekta dažādu līmeņu un vienalga laiku. 2). STA instrumenti pārbauda grafiku ceļu, kas mums nav, kas "flase_path" par. Tagad SOC dizains, ir daudz pulksteni jomās. STA parasti nevar pārbaudīt ceļu caur dažādām pulksteni jomās. Tāpēc mums ir jādara dinamisku modelēšanu, vārtu simulāciju.

 

[rlogin]

mēs izmantojam STA + FM aptuveni miljonu vārtiem līmeņa dizains, un tie nav DTA, un nav problēmu kopš tagad. izmantot sta + fm, galvenais ir dizains noteikums. Koncepcija noteikumu pārkāpumiem var izraisīt sta mazspēju, es domāju tā nevar sniegt uzticamu rezultātu. Arī jums vajadzētu vēlreiz pārbaudiet savu dc skriptu, piemēram, ceļu ierobežojumus, stūra uc starp citu, bija jūsu do back-anotēt imitāciju ar SDF rada dc. Dažreiz, absolūtā kavēšanās Verilog bibliotēkā ir daudz pesimistiskas.