jaukto dizaina Lattice ispLever

[davorin]

Tā kā ispLever Base 4,1 neatbalsta jaukta valoda dizaina ..

Kā es varu iekļaut VHDL CPU kodols, piemēram, par Verilog dizains?

 

[lucbra]

Es neesmu mēģinājis tā vēl, bet tie teica man, lai apkopotu VHDL un Verilog faili atsevišķs, veidot Edif netlist, un pēc tam veidot kopā.

 

[davorin]

Nu .. tikai tā šķiet, ka, izmantojot synplify pro .... bet kas var atļauties tas anyway?(o;Vai es varu importēt vairāki Edif subdesigns vērā ispLever?

 

[eBond]

Jā, tas doesn't atbalsts jaukts režīms, bet varat izmantot anyother līdzeklis sākotnējos pasākumus, piemēram, Aldec vai Rivera ..Ja jums ir nepieciešama programmatūras lemm zināt un un pēc tam, kad Edif tiek darīts, tad varat sākt izmantot Lattice ispLEVER 4.2 vai preffered 5 ..thatsis labas viegli instruments ...
performanceis awesome
Bond

 

[davorin]

eBond wrote:

Jā, tas doesn't atbalsts jaukts režīms, bet varat izmantot anyother līdzeklis sākotnējos pasākumus, piemēram, Aldec vai Rivera ..
Ja jums ir nepieciešama programmatūras lemm zināt un un pēc tam, kad Edif tiek darīts, tad varat sākt izmantot Lattice ispLEVER 4.2 vai preffered 5 ..
thatsis labas viegli instruments ...

performanceis awesome

Bond