Jūs varat definēt 2 moduļus vienā lapā, bet kodēšana modelsim?

[sriramsv]

čau, Vai ir iespējams definēt 2 moduļus vienā lappusē, bet kodēšana modelsim.

 

[echo47]

Vai jūs domājāt "vienā failā?" Jā. Kas darbojas ar jebkuru Verilog kompilatoru.

 

[always@smart]

[Quote = sriramsv] čau, Vai ir iespējams definēt 2 moduļus vienā lappusē, bet kodēšana modelsim [/quote] jā jūs varat izmantot divas moduli pašā failā / lapà, piem. Modulis abc (a, b, c ); / / dizains modulis ... ... ... endmodule modulis tb_abc; / / testbench ... ... ... endmodule ceru, ka šis darbs attiecas, smart

 

[pinu]

jā, iespējams, no augšas uz leju modelēšanas vai no lejas uz augšu modelling.If u vēlaties sīkāku informāciju varu nosūtīt.

 

[nanako]

jā tas ir iespējams, piemēram, moduļa ABC (.....); endmodule moduli DEF (....); endmodule moduli xyz (....); endmodule tomēr, ja jūs sastādīt braukšanai jums atsaukties opciju-V file.v ja nav Dažu moduļu var netikt konstatēta apkopo par simulāciju.

 

[sriramsv]

hi pinu, yeah es gribu šīs detaļas. ja u varētu sūtīt man, ka būs gr8