vcs + define + filename.vVar izveidot vienu failu veido visus parametrus un tad arī šo failu iekšpusē RTL failu. , Piemēram, jums ir parametrs GATED_CLK un WIDTH_CH, definēt vienu failu ar nosaukumu test_def.v šādi: "define GATED_CLK` noteikt WIDTH_CH jums ir iekļaut minēto failu iekšpusē jūsu RTL failu, piemēram, Jūsu RTL failu test.v. Pievienot šādu līniju iekšpusē test.v: "ietver" test_def.v "moduļa tests (in, out), ---- - ------ endmodule Tas strādās DC.
Paldies vēlreiz es ziņojumu, ja es notikt, lai sasniegtu bloku atkal Tagad es varu tests dizains ar pievienotu un, visbeidzot, izmantot arī failu BTW Es pieņemu, ka būtu
read_verilog {dizaina failu,} Pievienot + define + read_verilog {dizaina failu pievienotu + define +}