Izmantojot dizains kompilators, info par contrainting ceļus

[always84]

Hi šī ir pirmā reize, kad es esmu, izmantojot Design Compiler Synopsys rīks.Es gribu, lai optimizētu savu dizainu, un tāpēc es esmu uz piespiedu tā, pēc pirmās analsys manu dizainu, es vēlos zināt, ja constrainting sinhrono un asynchoronous ceļi parasti ir darīts, un arī es gribētu zināt, kad es esmu likt ierobežojums, piemēram: ieejas / ouput kavēšanās saistīta ar CLK ar sinhrono celiņi, max / min kavēšanos asinhronā ceļus.Pretējā gadījumā, ja ierobežojumi parasti ir noteikti, kā es varu novērtēt savu vērtību?Vai es varu novērtēt tos no RTL simulācijas, vai tie parametri flip flops un vārti, kas es esmu, lai izmantotu laikā realizācijas mikroshēmas?

Paldies par palīdzību!

 

[wbpeter]

Always84, jūs kādreiz atrast atbildi uz šo jautājumu?Man arī ir tāds pats quetsions uz laiku aizkavēt un dizaina šķībs sistēmas orientētus un FPGA centrēta.