ir vajadzīga palīdzība no vhdl attīstītājs?

S

senthilkumar

Guest
Hai. Es rakstīt kodu, piemēram, šo bibliotēku IEEE, izmantot IEEE.STD_LOGIC_1164.ALL, izmantot IEEE.STD_LOGIC_ARITH.ALL, izmantot IEEE.STD_LOGIC_UNSIGNED.ALL - Uncomment šādas rindas izmantot deklarācijas, kas ir - paredzētas instantiating Xilinx primitīvas sastāvdaļas . - Bibliotēka UNISIM, - izmantot UNISIM.VComponents.all; vienība vga ir Port (clk_raw: in std_logic; vsync: out std_logic; hsync: out std_logic; r: out std_logic_vector (1 downto 0); g: out std_logic_vector (1 downto 0); b: out std_logic_vector (1 downto 0)); end vga, arhitektūra Uzvedības no vga ir nemainīga CounterXMax: INTEGER: = 767, - nemainīgu CounterYMax: INTEGER: = 31; signāls clk_div: std_logic_vector (1 downto 0) , signāls CLK: std_logic; signāls CounterX: std_logic_vector (9 downto 0); signāls CounterY: std_logic_vector (9 downto 0); signāls vga_HS: std_logic; signāls vga_VS: std_logic; sākt process (clk_raw) sākt ja (clk_raw "pasākumā un clk_raw = '1 '), tad clk_div
 
u vēlaties, lai radītu laiku VGA, labi? Esmu rakstisku vienu, kas ir līdzīgs urs, saskaņā ar ITU-RBT 601, un es izmantoju quartusii. Es nevarēju saprast ur kodu. u varētu uzrakstīt man, un mēs varam pārrunāt to
 
daži funcation nav pieejams, varat ref IEEE bibliotēkas
 
, kuras pozīcijas ir 78 un 79? Atcerieties, cilvēki ir slinki un nevēlas hafta meklēt .. jelydonut
 
mēģiniet izmantot, ja-klauzulas vietā to_bit (), piem: ja cond VGA
 
Konversijas funkcija to_bit () in std_logic_1164 paketi nevar piemērot boolean tipa operands. Jūs varat pārslodzes to īstenot to, ko jūs vēlaties.
 
[Quote = senthilkumar] Hai. signāls vga_HS: std_logic; signāls vga_VS: std_logic; vga_HS
 
Hai. Es rakstīt kodu, piemēram, šo bibliotēku IEEE, izmantot IEEE.STD_LOGIC_1164.ALL, izmantot IEEE.STD_LOGIC_ARITH.ALL, izmantot IEEE.STD_LOGIC_UNSIGNED.ALL - Uncomment šādas rindas izmantot deklarācijas, kas ir - paredzētas instantiating Xilinx primitīvas sastāvdaļas . - Bibliotēka UNISIM, - izmantot UNISIM.VComponents.all; vienība vga ir Port (clk_raw: in std_logic; vsync: out std_logic; hsync: out std_logic; r: out std_logic_vector (1 downto 0); g: out std_logic_vector (1 downto 0); b: out std_logic_vector (1 downto 0)); end vga, arhitektūra Uzvedības no vga ir nemainīga CounterXMax: INTEGER: = 767, - nemainīgu CounterYMax: INTEGER: = 31; signāls clk_div: std_logic_vector (1 downto 0) , signāls CLK: std_logic; signāls CounterX: std_logic_vector (9 downto 0); signāls CounterY: std_logic_vector (9 downto 0); signāls vga_HS: std_logic; signāls vga_VS: std_logic; sākt process (clk_raw) sākt ja (clk_raw "pasākumā un clk_raw = '1 '), tad clk_div
 
u vēlaties, lai radītu laiku VGA, labi? Esmu rakstisku vienu, kas ir līdzīgs urs, saskaņā ar ITU-RBT 601, un es izmantoju quartusii. Es nevarēju saprast ur kodu. u varētu uzrakstīt man, un mēs varam pārrunāt to
 
, kuras pozīcijas ir 78 un 79? Atcerieties, cilvēki ir slinki un nevēlas hafta meklēt .. jelydonut
 
mēģiniet izmantot, ja-klauzulas vietā to_bit (), piem: ja cond VGA
 
Konversijas funkcija to_bit () in std_logic_1164 paketi nevar piemērot boolean tipa operands. Jūs varat pārslodzes to īstenot to, ko jūs vēlaties.
 
[Quote = senthilkumar] Hai. signāls vga_HS: std_logic; signāls vga_VS: std_logic; vga_HS
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top