Inout signāliem PLD-ISE simulācijas

[MaxW]

Hi visiem! Es esmu sāk iegūt kādu praksi rakstiski Verilog firmware Xilinx CPLD, izmantojot ISE 7,1 Xilinx programmatūras izstrādes vidi ar ISE Simulator. Šobrīd es esmu izstrādājot vienkāršu firmware apraksta uztvērējs. Man ir dažas problēmas, uzraugot resoult par Inout (Input-Output) signāliem. Inout signāli ir deklarēts, vadus vai tri (kā racomanded ar Verilog rokasgrāmatu) un coerent testbenche ir izveidots, lai nodrošinātu piegādes stimulu pie sistēmas. Bet, kad es modelētu gaidāmo simulācijas rezultātā Inout signālu nemainās! i mēģināt mainīt ievades viļņiem, bet Inout signālus, šķiet, ir bloķēta sākumā stāvoklī. Es nedomāju, ka tā firmware problēma, jo, ja man vēlreiz paziņot Inout, kā no everyting darbojas labi. Vai es noteikt somenting ar viļņiem dysplayer? Thanks in Advace! : D MaxW