iespējams paredzēt testbench uzvedību Modelsim

[thirumoorthyg]

Čau,
Mums ir testbench kur verilog tiek izmantota tikai ostu sasaistei ar RTL un pārējā apstrāde ir veikta, izmantojot PLI zvanus (ar C).

Platform: RedHat Linux
Modelsim: ModelsimSE 6.0d

Testbench uzvedība ir atšķirīga, kad mēs izmantojamErroroneous results

Case 1:
Erroroneous rezultāti
vsim> log-r / *
vsim> Run-all
Without saving dataset (vsim.wlf) -- Expected normal behaviour

Case 2:
Bez taupīšanas dataset (vsim.wlf) - Expected normālas uzvedības
vsim> Run-all

Lūdzu palīdzēt šajā sakarā.

Pateicība,
Thirumoorthy

 

[echo47]

Recent ModelSim laidienu sarakstā vairāki labojumi, kas saistīti ar HSV failus.Izmēģināt jaunāku versiju - tā tagad 6.1b.

 

[thirumoorthyg]

Thanks for that.

Mēs saskaras arī ar cita veida nejaušības testbench rīcību šādu scenāriju.

Platforma: Redhat Linux 64-bit machine
Compilation: gcc-M32 *. c
(final *. lai fails būs 32-bitu priekšmets)

Tiešām dažu pārbaudes gadījumos, testbench uzvedas pēkšņi un tā izpaužas atrisināt, ja mēs ieviestu zināmu lelle masīvs liela izmēra struktūru.
Piemēram,

struct send_packet (

int dummy_arr [10.000];

int frm_id;
int blen;
struct pkt_hdr xyz;
)

Ikreiz, kad mēs saskaramies šādu rīcību, mēs vienkārši palielināt apjomu, kas manekena bloku un problēma izpaužas atrisināta.
Vai kāds pastāstīt kā izsekot problēmu?
Kāds varētu būt iemesls?