Hierarhija SystemC iebūvēti Verilog

[gerdemb]

Es esmu tikko sākusies, lai strādātu ar līdzfinansējumu imitē Verilog un VCS SystemC un man ir pamata jautājums. Ja es aizstāt Verilog modulis ar SystemC modeli ar tādu pašu hierarhiju es varu turpināt lietot jebkuru no Verilog savstarpējas modulis norādes, ka probed par Verilog? Piemēram, ja es varu nomainīt Verilog modulis papildinātāja ar SystemC versiju ar tieši tādu pašu hierarhiju, būtu test1 un test2 uzdevumiem darba vai man ir piekļuve tikai tiem moduļa pins? Ko darīt, ja uzdevumi tika mainīta pret spēkiem (ti, spēkā adder_0.foo 1'b0). Paldies par jebkuru palīdzību! Cheers, Ben modulis EXU (...); ... papildinātājs adder_0 (...); test1 = adder_0.foo; test2 = adder_0.dff_0.Q; endmodule moduļa funkciju papildinātājs (...); stieple foo; DFF dff_0 (...) endmodule modulis DFF (...); ... wire Q endmodule

 

[xuanzhu]

Es domāju, ka jūs nevarat veikt to, jo, veicot sadarbības modelēšana, vcs rada iesaiņojums, kas ietver tikai ostas signālus SystemC moduli, un jūs varat piekļūt tikai ostās moduli. Tomēr jūs varat veidot dažas atkļūdot ostām sc moduli un savienot tos ar iekšējo signālu.