[HELP] DC sintēzes problēmas

[david2006]

kad es izmantot DC sintezēt top modulis: modulis TOP (I2C_01H [1], I2C_01H [3], I2C_01H [2 ],...); ... endmodule pēc sintēze: modulis kļūt: modulis TOP (Port1, Port2, Port3 ,...); ... endmodule DC ir mainījusies top port_names! Es vēlos saglabāt esošo port_name pēc sintēzes. Tā, ka tas būs ērti, lai simulācijas. Vai tā pastāv DC komandas, lai saglabātu port_name? Liels paldies.

 

[stevepre]

Problēma ir tā, jūsu TOP ports ir daļēja izvēlēties par vektoru, kas ir faktiski nav labs verilog. Tātad sintēzes rīku automātiski mainīt, ka tas ir daudz draudzīgā formātā. Kāpēc jums ir šāda veida ostām, pirmajā vietā?

 

[funzero]

DC ir komanda change_name_rules. Jūs varat atsauci.