grafiku atlase Verilog

[rama_bing]

Kā izvēlēties laika periodā (laika vienībā / laika precizitāte) attiecībā uz konkrētu dizains?
Paldies.

 

[ljxpjpjljx]

tā releated jūsu simulācija precizitātes!

 

[rama_bing]

Paldies par jūsu atbildi.
Man šķiet, mums ir precīzi tikai pēc izkārtojuma simulācijas ar SDF anotāciju (Lūdzu, izlabojiet mani, ja es esmu nepareizi).
Vai ir kādi citi situācijas, kurās precizitāte ir svarīga?
Kādi faktori mums ir jāapsver, vienlaikus atlasot grafiku simulācijas?
Paldies ..

 

[cnz]

Tikai FYI

par RTL, 1ns/10ps
par glv, 1ns/1ps

 

[Syswip]

Quote:Vai ir kādi citi situācijas, kurās precizitāte ir svarīga?

 

[skyfaye]

Izvēloties pareizu laika skala ir ļoti svarīgi.Tas ne tikai ietekmēs pareizību jūsu simulācijas, bet arī laiku, kas nepieciešams, lai jūsu simulāciju.Let's veikt piemērs.Ja jūsu visu dizainu veido vienu failu un tas ir tikai šādas loģikas:

vienmēr @ (posedge CLK) sākas
if (! rst_l)
cpu_interrupt <= # 1 1'b0;
vēl
cpu_interrupt <= # 1 s2m_interrupt;
beigas

Tad jūsu grafiku var 1ns/1ns.

Bet, ja kods ir līdzīgs šim:

vienmēr @ (posedge CLK) sākas
if (! rst_l)
cpu_interrupt <= # 1,5 1'b0;
vēl
cpu_interrupt <= # 1,5 s2m_interrupt;

Tad jūsu grafiku jābūt 1ns/100ps.

Abiem piemēriem, jūs varat būt pat smalkākās laika periodā (piemēram, 1ns/1ps) un jūsu simulācija joprojām strādā, bet tas nevajadzīgi palēnināt jūsu simulācija.

- Hung