Glitch Free Reset

[sudhirkv]

Sveiki

Man ir izstrādāt glitch bezmaksas reset loģika, ja mans dizains sākas ar 50MHz.Ir reset slēdzis un FPGA kāds esmu, izmantojot saņems informāciju no slēdzi, un i ir dot reset citām perifērijas.Lets teikt, izeja uz citām peripherls ir resetout.

Sākumā es tikai piešķir resetout lai ievadīt atiestatīt

piešķirt resetout = atjaunotu;

Man bija daudz glitches, jo slēdzis debouce.

Tāpēc es paraugi reset, kā

vienmēr @ (posedge CLK) / / 50Mhz CLK
reset1 <= reset;
resetout <= reset1;

Tagad glitches samazināts, bet nav apmierinoša.

Vai ir kāds cits veids, kā noņemt glitches pilnībā.

 

[mukesh1981]

Sveiki
Šajā gadījumā tikai mazāk par vienu diennakti cikls glitch u var izņemt.Ja u vēlaties sagūstīt reset signāls, kas ir augsts vairāk nekā vienu pulksteni cikls, šim u ir izmantot frekvenci dalītājs.Izmantojiet šo biežums sinhronizācijas u var vēl noņemt glitch par atiestatīšanas signāla.

 

[echo47]

Izmēģiniet ņemšanas atiestatīšanas signāla 50 Hz vai mazāks, nevis 50 MHz.Tas ir, kā man visas manas pogas / slēdža debouncing.
Pēdējo reizi laboja echo47 par Okt 30, 2007 9:22; rediģēts 1 reizi kopā

 

[manasiw2]

Hi,
Iet savu reset caur pāreju reģistra, numura maiņu var lemt, cik daudz laika jūs vēlaties pārbaudīt reset ievades, pārbaudīt produkcijas novirzīšanas reģistra posmos, un izmantot šo kā savu galīgo signālu reset.