gan verilog un vhdl eksperts

[brunokasimin]

Sveiki,

Vai ir kāds, kas tur eksperts gan verilog un vhdl?Man tiešām ir vajadzīga palīdzība!
thx in adv

cieņa,
bruno

 

[Zerox100]

Kāda ir Jūsu problēmu?var būt es varu jums palīdzēt?

 

[brunokasimin]

Sveiki,
Thx for gatavs man palīdzēt.Es uzzināju tikai VHDL kodus, un es nesaprotu verilog.Man vajag tulkot dažus verilog moduļiem, kas ātri vien iespējams.Mācīties Verilog ir laikietilpīga, thats kāpēc man ir nepieciešams kāds, kas var palīdzēt man ..

Te ir pirmais kods:

"define TECH_ALTERA
modulis wb_bram (
CLK,
RST,
ce,
mēs,
adr,
dati,
dato,
ack
);

parametrs ASIZE = 12;

reg [31:0] atmiņas [ASIZE-3: 0];
ievade [ASIZE-1: 0] adr;
input CLK;
input RST;
input CE;
input WE;
ievade [31:0] dati;
izlaide [31:0] dato;
produkcija reg ack;

Wire ceint;

uzdot ceint = ce & & ~ ack;

vienmēr @ (posedge clk)
sākt
ack <= 0;
if (ceint) sāk
ack <= 1;
beigas
beigas`ifdef TECH_ALTERA

wire wr;
uzdot WR = ce & WE;

sākuma $ displejs ( "Izmantojot Altera LPM.");

lpm_ram_dq lpm_ram_dq_component (
. adresi (adr)
. inclock (clk)
. outclock (clk)
. datiem (dati),
. mēs (WR),
. Q (dato)
);

defparam lpm_ram_dq_component.lpm_width = 32,
lpm_ram_dq_component.lpm_widthad = ASIZE,
lpm_ram_dq_component.lpm_indata = "Reģistrēts"
lpm_ram_dq_component.lpm_address_control = "Reģistrēts"
lpm_ram_dq_component.lpm_outdata = "Reģistrēts"
lpm_ram_dq_component.lpm_hint = "USE_EAB = ON";
"endif / / TECH_ALTERA

endmodule

 

[brunokasimin]

Es dotu 30 punktus, ja tas ir pilnībā tulkots / gandrīz