FF / fiksators apgriešanu

[altair_06]

Hi,

Man šādu brīdinājumu, kad es sintezēt savu module.Can kāds iedodiet man iemesls šāda brīdinājuma un kā es varu izvairīties no tā.

FF / aizvaru <bit_count_reg_0> (bez init vērtību) ir konstanta vērtība ir 0 bloku
Sakarā ar citiem FF / aizbīdni apgriešanu, FF / fiksatoru <bit_count_reg_1> (bez init vērtību) ir konstanta vērtība ir 0 bloku
Sakarā ar citiem FF / aizbīdni apgriešanu, FF / fiksatoru <bit_count_reg_2> (bez init vērtību) ir konstanta vērtība ir 0 bloku

 

[echo47]

Ka ziņojums nāk no Xilinx ISE XST kopsavilkuma ziņojumu.Ir teikts, ka divi reģistrs bitiem būs 0, uz visiem laikiem.Jums vajadzētu pārbaudīt savu dizainu, lai redzētu, vai tas ir tas, ko jūs paredzēta.

Tā ir līdzīga šo atbildi Record:
http://www.xilinx.com/xlnx/xil_ans_display.jsp?getPagePath=18397

Šī Verilog piemērs rada līdzīgu brīdinājumu par divu zemāko biti "skaits":
Kods:

modulis top (CLK, skaits);

ieejas CLK;

izejas reg [7:0] skaits = 0;vienmēr @ (posedge CLK) sākas

skaits <= skaits 4;

beigas

endmodule

 

[vipinlal]

tas palīdzēs jums ..
http://vhdlguru.blogspot.com/2010/03/synthesis-warning-fflatch-has-constant.html