Extra vienība pēc sintēzi

[sheikh]

Sveiki Dears es uzrakstīju VHDL kodu un tad sintēzes to. Sintēzes rezultāts ietver vienība, kas tas nav manā datu ceļu. (Pievienotajā zīmējumā, starp ADD / SUB un reģistru, kas saistīts ar to). tas ir FD (32 bitu D_ff), Vai jūs, lūdzu, pasakiet man, kāpēc ISE ražo šo vienību pēc sintēzi? un kā es varu mainīt šo kodu, ka pievienot / SUB savienojumu REG_4 tieši? Attiecībā Mostafa [ATTACH = CONFIG] 80.592 [/ATTACH]

 mux4: mux_2x1_32bit osta karte (input1 => C1_sig, input2 => C3_sig SEL => Select_1, OUTPUT => out_mux4_sig); process (CLK) sākt ja (CLK = 1 "un clk'event), tad ja add_sub_0 = '0 ', tad out_Add_sub_1_sig CLK, rauts => C4_sig); [/kods]

 

[ads_ee]

Sheikh, out_Add_sub_1_sig ir reģistrs, ko jūs, jūsu REG32_bit instancē. Sytnthesis ražot tieši to, ko jūs kodēta. Es neredzu problēmu. Ja jūs nevēlaties papildus reģistrēt noņemt Reg_4 instancē un veikt uzdevuma C4_sig