"Edge nav atļauta līmeņa riska ceļš" comp

[jay_ec_engg]

Lai gan apkopojot manu verilog testbench i am gettting kļūdu "Edge nav atļauta līmeņa riska ceļš" Kas var būt iemesls?

 

[Big Boy]

Vai jūs varētu fragments no jūsu avota kodu? Ir grūti pateikt, neredzot to, kas ir nepareizi. Es domāju, ka jums ir, piemēram, līdzvērtīgus jutīga reģistra (ti, līmenim jutīgu aizbīdni), un jūs mēģināt, lai piešķirtu tai vērtībai, izmantojot malas jutīgi deklarāciju.

 

[semiconductorman]

Vai u saņemt šo sastādot / imitē kodu?? kas simulators, ja jūs varat dalīties tb kodu?

 

[jay_ec_engg]

Kad es cenšos modelētu šo izmēģinājumu stendā tajā laikā tās uzrāda šādas kļūdas .... "Edge nav atļauta līmeņa riska ceļš" .. var kāds man palīdzēt? ----------------------------------------------- Modulis Temp ( CLK, enableN, datus); ievade CLK, ieejas enableN, izejas datus; raj [15:00] temp / / precizēt, no saskaņā ar testa stenda piešķirt dati = enableN! temp [15]: 1'bz, vienmēr @ (negedge CLK) ja temp = # 35 {temp [14:00], temp [15]}, norādiet specparam busOff = 40; specparam nulle = 0; ((enableN!) posedge enableN *> dati) = (nulle, nulle, busOff); endspecify endmodule / / Temp

 

[Big Boy]

Ne pārāk pārliecināts, bet tas varēja būt, jo jūs norādiet kavējuma starp enableN paaugstinot malu un datu outout, kad dati tiek piešķirts, izmantojot pastāvīgu uzdevums? Kavēšanās jūs norādāt uz pāreju enableN, ja "dati" produkcija ir atkarīga no enableN līmenī (nevis mala). Ko darīt, ja jūs norādāt kavēšanās tieši nepārtrauktā uzdevums deklarācija?