Doubt in verilog

[brain123]

Can u help me ar šo kodu.
Šis ir kods vhdl es vēlos konvertēt verilog.

info: DBUS (8 bitu inout datu kopne)
sci_read (1 bit conrol signālu)
adr (2 bitu adr autobusu)
RDR, sccr, scsr (iekšējā 8 bitu datu reg)

VHDL kods:
DBUS <= (citi = 'Z'), kad sci_read = '0 ',
else RDR kad addr = "00",
else scsr kad addr = "01",
else sccr;

Palīdziet man pārveidojot to verilog.

 

[kaushiksangam]

Jūs varētu izmantot, ja cits, ja paziņojumus darīt to verilog.

if (sci_read == 1'b0)
sākt
DBUS = 8'bzzzzzzzz;
beigas
else if (adr == 2'b0)
sākt
DBUS = RDR;
beigas
else if (adr == 2'b0)
sākt
DBUS = scsr;
beigas
else sākt
DBUS = sccr;
beigas

 

[brain123]

Mans DBUS ir "inout" Ostas tāpēc pēc noklusējuma tas ir tipa net.Es nevaru izmantot iekšpusē vienmēr @ () blokā.Līdz ar to nav, ja cits paziņojumus.Pateikt citā veidā.

 

[tkbits]

Kods:

uzdot DBUS =

(sci_read == 1'b0)?
8'bzzzzzzzz:

(adr == 2'b0)? RDR:

(adr == 2'b1)? scsr:

sccr;