Diskutējam verilog, piemēram opamp

[rambus_ddr]

Es parādīt opamp piemērs, bet man ir daži jautājums par to nozīmi.
kādi vout ir produkcija šo opamp.let's us apspriest savu nozīmi.

Šādu galvenās daļas verilog-kods

1 @ (initial_step vai initial_step ( "dc")) sākas
2 cl = iin_max / (slew_rate);
3 gm_nom = 2 * 'pi * freq_unitygain * cl;
4 R1 = peļņa / gm_nom;
5 vmax_in = iin_max / gm_nom;
6 end
7 vin_val = v (vin_p, vin_n) vin_offset;
8 / / Gm stadijā pārvietojot
9 I (VREF, tiesa) < V (VREF, tiesa) / 100e6;
10 if (vin_val> vmax_in)
11 I (VREF, tiesa) < iin_max;
12 else if (vin_val <-vmax_in)
13 I (VREF, tiesa) < -iin_max;
14 cits
15 I (VREF, tiesa) < gm_nom * vin_val;
16 / / dominējošs pole
17 I (tiesa, VREF) < DDT (cl * V (tiesa, VREF));
18 I (tiesa, VREF) < v (tiesa, VREF) / R1;
19 / / output posms
20 I (VREF, vout) < V (tiesa, VREF) / sakaut;
21 I (vout, VREF) < V (vout, VREF) / sakaut;
22 / / soft izlaides ierobežošana
23 if (V (vout)> vsupply-vsoft))
24 I (tiesa, VREF) < gm_nom * (V (vout, vspply_p) vsoft);
25 else if (V (vout) <vsoft))
26 I (tiesa, VREF) < gm_nom * vsoft;
27 end

 

[analog_adam]

hi rambus_ddr;

Es tiešām brīnos daudz lietas par šo kodu.

Pirmkārt, es nevarēju atrast visiem mezgliem un elementi pareizi.Vai jums ir ideja par pilnīgu shematisks?

Papildus tam, es nevarēju saprast mērķis VREF sprieguma?Vai jums ir kādas idejas?Pievienots pēc 2 minūtēm:Es arī uzskatīja, ka šis verilog-modeli opamps.

http://www.eda.org/verilog-ams/models/opamp.va

Vai jums ir ideja par šādu daļu kods;

/ / Output strāvas ierobežošanas
gadījumā (1)
iout> iout_max: iout = iout_max;
iout <-iout_max: iout =-iout_max;
endcase

Jūs saprotat sintakse šeit?

 

[pfd001]

V (vout, VREF) / rauts < I (vout, VREF)

 

[analog_adam]

pfd001 wrote:

V (vout, VREF) / rauts < I (vout, VREF)