DC Pulkstenis selekcijas šaubas

[wakaka]

Hi,

Man ir dizainparaugu, kas ir šādas hier:
---- B
------ C
------- C1
------- C2
------- C3

Es esmu darījusi insert_clock_gating ar
set_clock_gating_style-sequential_cell fiksators \
-Control_point pirms \
-Control_signal scan_enable \
-Max_fanout 16 \
-Minimum_bitwidth 8 \
-Negative_edge_logic (vai inv) \
-Positive_edge_logic (integrētu)

Tad man report_clock_gating C1 modulis, C2 un C3
Skaits pulksteni selekcijas elementi: C1 = 0, C2 = 5, C3 = 4

Tad man report_power C1 modulis, C2 un C3.Ir samazināšana dinamisku jaudas visas 3 moduļiem.Jautājums ir, kāpēc par C1, jo tā ir 0 pulksteni vārtiem.

 

[tarkyss]

Vai C1 izmantot signālus no C2 vai C3
ja tā signālus darbībai ar tiem nāk no C2 vai C3 var kļūt smller nekā pirms
ja es esmu nepareizi, lūdzu, labot mani