dc DRC

[ASIC_intl]

Čau

Dizainparaugu kompilators man konstatēja pēc synthesisi laiks ir izpildītas, bet KDR s (max_transition, max_capacitance) tiek pārkāptas dažiem tīkliem.Kāpēc ir DRC pārkāpumu.

Sveicieni.

 

[Gliss]

Jums, iespējams, ir jāpievieno ierobežojumi savu dizainu, lai Design Compiler būs sintezēt ap tiem un veidot KDR tīru netlist.