Dalīt pulksteni ar 3 pie 30 MHz??

[CADDevil]

Sveiki, kāds zina, vienkāršs veids, kā sadalīt frekvenču ar 3? Visa problēma ir šāda ... Man ir TTL saderīgs signālu ar frekvenci 10 MHz. Man vajag, lai reizināt frekvenci ar 3, jo man ir nepieciešams 30 MHz, kā ieguldījumu AD9851 DDS chip. Tātad, es izstrādātas vienkāršu PLL reizinātājs (NE564) un man ir nepieciešams "sadalīt pa 3" shēma cilpas. Es testē vienkāršu synchronnous dalītāju ar 2 D-flipflops (74HC74) un vienu NOR, bet uzstādīšanas laiks un izplatīšanās kavējuma ir pārāk garš, 30 MHz. Kāds ir kāda ideja, kā to izdarīt? Vai kas loģika ģimene ir spējīgs strādāt pareizi, 30 MHz šajā ķēdē? Es nevēlos izmantot ECL mikroshēmas, es vēlētos, lai varētu to darīt ar normālu HCMOS / TTL mikroshēmas. Thx par jebkuru palīdzību

 

[STOYANOV]

CadDevil, ja jūs vēlaties, lai vairākas jūsu 10MHz signālu 30MHz, vienkāršākais veids, kā vietā, lai izmantotu PLL pastāv. Savā 10MHz taisnstūra signāla spektrs jums jau ir 30MHz mīnus 10dB (aptuveni 3 reizes), tālāk nekā būtiska. Jums ir pievienot bandpass filtrs, noregulētas uz 30MHz un pastiprinātāju (74HC04 inverter, neobjektīva pie aktīvā reģionā ar palīdzību atgriezeniskās saites rezistoru) un papildu 74HC04 pēc pastiprinātāju. Jūs varat izmantot invertoriem no AHC sērija, LCX sērija arī - tie ātrāk nekā HC. Veikt apskatīt Wenzel Associates mājas lapā. Jūs atradīsiet daži noderīgi info tur. Ja jums ir nepieciešams, piemēram shematiska, PM mani. Best regards, STO

 

[electronlover]

Umm, ja jūs vēlaties, jūs varat izmantot divas flip-flops savienotas, piemēram, tā: mezglā f ---- | D QB | ----- | DQ | ---- mezglu f ar pulksteni nav parādītas. Tas dod izdalot ar trīs. Bet cikls nav 50%. Ja jūsu PLL lieto PFD (EDGE iedarbināta), tā nav problēma. Bet, ja tas izmanto reizinātāju vai xor, tad tās sāpes. Tātad jums ir, lai reizināt ar 2 priekšā, un tad asinhronā izdalot ar 2 pēc. 2 reizināt ir tikai atlikta no ieejas versiju un izmantojot xor vārtiem ievadi. 2 šķirtne ir tikai flip flop ar tās D ievades saistīts ar tās produkcijas QB. Hope this helps.

 

[strabush]

kāpēc neizmanto 74AC74? tā būtu pietiekami ātri.

 

[Stark]

Jūs varat izmantot vienkāršu PLD ar sinhrono counter modulo trīs. sūtīt man ziņu, ja nepieciešams VHDL aprakstu, bye Stark

 

[CADDevil]

Thx a lot. Es izmantošu 74AC74, šķiet, it kā vienkāršu risinājumu.

 

[sinatra]

Sveiki CADDevil. Es strādāju ar līdzīgiem hings pirms un ieteiktu sekot padomus no Stoyanov. Jums nav nepieciešams kādu PLL veikt šo vienkāršo darbu. Just bandpassfilter seko apgriezts 74hc04 vajadzētu darīt to darbu. Varat arī izmantot smith izraisīt, piemēram 74ac14 pēc filtru .... Ja jūs patiešām vēlaties dalītāju es gribētu pateikt jums, lai izmantotu programmējamu piemēram 74hc193 counter ieprogrammēts uz atskaiti un kravas ar iepriekš vērtība 3. 2 DFF cascaded 74ac74 arī turpinās darbu, man jau ir pārbaudīta to. Bet diemžēl visi risinājumus, izmantojot dalītājus dos nodokli cicle savādāki nekā 50%. Varbūt, ja jūs reizināt un dalīt ar vēl vairāki, piemēram, 6, jūs varat atbrīvoties no šīs problēmas .... Sveicieni visiem jums S.

 

[CADDevil]

Sinatra: Es zinu par problēmu ar ciklu. Es aizmirsu pieminēt, ka es esmu, izmantojot div 2 (no 10 līdz 5 MHz) un pēc div 3 letes, tur būs div 2 cilpas (kopā div 6 50% nodoklis ciklā). Ar trešo harmoniku ideja ir interesanta. Es centīšos, lai izstrādātu un pārbaudītu filtru un es redzēt ...

 

[omara007]

[Quote = Stark] var izmantot vienkāršu PLD ar sinhrono counter modulo trīs. [/Quote] 3 modulo nav synthesizable .. do u ir kāds darba ap?

 

[echo47]

Omara007 - neizmantojiet moduli operatoru. Lielākā daļa sintēzes instrumenti ir pārāk mēms dalīt ar kaut ko, bet pilnvaras divi. Tā vietā, veidot vienkāršu counter, kas iet 0, 1, 2, 0, 1, 2, ... izmantojot kādu citu aritmētisko. Ja neesat pārliecināti, kā to izdarīt, pastāstiet mums, kādā valodā jūs lietojat, un kāds var parādīt piemēru.