Dalīšana liels bitu skaitu Verilog (Spartan 3e)

[user_asic]

Sadalīšana nav viens no vienkāršākajiem funkcijas, lai īstenotu ciparu sistēmas.Tomēr man ir sistēma, kas būs dalot ļoti liels bitu skaits, kas pārsniedz of100 bitiem.Serdeņi, ko sniedz chipscope nevar rīkoties šāda veida liela mēroga sadalīšanu.Kā risināt šo problēmu?

 

[headup]

u jāizlasa vairāk par sadalīšanu - secīgos metodes FPGA nav tik daudz.i attīstīt savu pilnu virknes dalītāju (ne atjaunot algoritms), bet, ja u vēlaties izmantot vairāk nekā 16 / 8 biti kavēšanās starp veikt in-veikt no šķēles ir pārāk liels un ātruma samazinājums (var būt ar 150Mhz).Ja u vēlaties sadalīt lielo skaitu - paskatīties kādu citu lēmumu par jūsu pamata alogrithm bez rajons (vai kaut kas balstīta uz>>), vai domājat, ka uz z = x.(1 / y), kur 1 / y ir no meklēt-up tabulu ar kādu kļūdu rupjiem.uzdevums ir patiešām grūti.u ir bijis norīkots uz Jūsu jautājumiem par kādu kodu forums.xilinx.com (sintēze padome), vai es kļūdos?

 

[user_asic]

Nu man ir nepieciešams tuvināt zelta attiecība, izmantojot Fibonacci numurus.Kā jūs tagad, šie skaitļi iegūt ārkārtīgi liels.Es nezinu nevienu citu veidu, kā to izdarīt.Un jā, es arī lūdza dažus jautājumus nekā pie Xilinx.

 

[mux_master]

100 biti šķiet ārkārtīgi liels skaits.Bet, ja tas ir nepieciešams, lai jūsu pieteikums es esmu guessing jums nāksies dizains savu dalītāju ķēde.Es esmu guessing jebkuru standarta sadalītāju ķēdēm var pastiprināti.