dīvaini phenominon par pašreizējiem spogulis

C

chang830

Guest
čau,
Pls.veikt apskatīt pievienoto diagrammu par esošo spoguli.

Tas ir 1:100 esošo spoguli.NMOS KLP ir pievienots šeit, lai saglabātu vārtiem no sprogains.Izstrādājot / simulācijas, tas ir OK.Pašreizējais koeficients ir labs visiem PVT stūriem.

Bet silīcijs testu disillusionary.Pašreizējo spogulis proporcija ir liels ekskursija no projekta vērtības.Runa ir par tikai 1:80, ja ieejas spriegums ir samll, pašreizējo spogulis proporcija ir pat zema līdz 1:60.

Vēl viena interesanta lieta ir tā, ka ar pašreizējo spogulis koeficients ir pozitīvs lineāri temperatūra coeffcients.Ie, ja temperatūra palielinās, attiecība palielinājās arī.Bet simulatiion ir Independed ar temperatūru.

Vai kāds palīdzēs atrast visus jautājumus ar saviem ķēde?

BTW, process ir 0.5um CMOS processs.
Thanks in advance
Atvainojiet, bet jums ir nepieciešams autorizēties, lai skatītu šo pielikumu

 
Noteikti MOSFETs pie viena puse L = 0.6u Δ, ja Δ ir, piemēram 0.05u.Tad simulēt.

 
Protams, tie nav V_IN un V_OUT nodes.These ir ieejas un izejas punkti esošo spoguli, lai tie currents.The problēma ir ļoti dīvaini!

 
Es domāju, ka par kārtējiem spogulis, kanāla garums ir garāks, lai samazinātu CLM efektu.Arī, lielas konversijas koeficients, liels tekošā pusē ir zemāki Rdson, ja to nevar pietiekami liela, lai apmierinātu ideāls strāvas avotu pieņēmums (ar bezgalīgu RDS), tas ir ietekme.

 
Arī neatbilstība varētu būt dēļ neobjektivitātes atkarību Vt's of tranzistori.

 
Čau
atbilde ir nesakritības.
praksē, labāk izvēlēties attiecību pašreizējo spogulis mazāks par 10.
Neaizmirstiet mont carlo analīze!
sveicieni

 
Hi jums ir divi jautājumi šeit.Ļaujiet man atbildēt uz pirmo_Otrā izskatās mazliet dīvaini.

Jūsu ierīce izmērs 20/0.6um noteikti nav laba izvēle pašreizējiem spogulis.
Es tiešām nesaprotu, kā jūs varat saskaņot savu izkārtojumu ar šādu dīvainu m faktors
un arī cascoded m = koeficients 3.Noteikti jūsu ierīce ir pilnībā nesakritības.Ja jūs kādu decap un SEM, lai tranzistori, jūs zināt, kāpēc jūsu pašreizējo spogulim ir mainījusies.Tas ir ļoti ērti jūsu gadījumā diode, kas saistīti tranzistori ir griezīgs procesā ar mazāku vārtu garumu, jo tam ir daži tranzistori ap tiem, bet kājas ir griezīgs ar salīdzinoši lielāku garumu.Kā rezultātā ir ļoti iespējams, ka 20/0.6 -> 20/0.58 par diode, kas saistīti tranzistors un 20/0.6 -> 20/0.61 kāju tranzistoriem (m = 100).Kā rezultātā, jūsu pašreizējais koeficients iepazinos ar daudz mazāku par simulāciju.Ja jūs neticat, pamēģiniet to de-uzgali un SEM, lai novērtētu rezultātus un dodiet mums zināt.

Otrais jautājums izskatās mazliet dīvaini, ja pašreizējā pieaug līdz ar temperatūru.Vai es varu zināt, kur savienojums beztaras?VDD vai avotu?

Anyway, I bet jūs nesapratu pareizi to, kas būtu analog dizains?
Es patiešām domāju, Kāpēc jums var būt zarnu lentē veic ar šīs ierīces izmēri?
Ja Jūs lietojat meklēt kādu analogu grāmatu, ne autoru ne iesakām izmantot nepāra numuru kā pašreizējais spoguļa un šādu lielu daudzkārtņi kā kāju strāvu.Tāpat arī izskatās, neviens iesakām pievieno šādu BIG kondensators ar rezistoru, kā suseklis samazinājumu.Tas ir pilnīgi nav iespējamsPievienots pēc 4 minūtēm:Kas ir VDS rezervi VDS (sat) in simulāciju?
ja jums tranzistors uzvedas kā rezistors, jo nav pietiekami daudz normu, ir ļoti iespējams, jums pašreizējo palielinās ar temperatūras

Anyway, kā padomu, pls padomās divreiz pirms nākamo lenti veic kā neveiksmi lentes noteikti radīs vienu vai nav uzticības nākamajā reizē, un visbeidzot tikai domāju analog dizains ir grūti, bet patiesība."Analog dizains panākumi ir rezervēta tiem, ar pilnu sagatavošana"

 
Hung,

Nesaprotu, kāpēc m = 3 cascode faktors ir tik slikti?Kāpēc tā?Ignorēt 1:100 faktors oriģināls plakātu moments ...

 
Are u pārliecināta, ka lineāru temperatūras koeficients ir atspoguļojot attiecību un ka tas nav temperatūras koeficientu ieejas strāvu.

 
MSSN wrote:

Are u pārliecināta, ka lineāru temperatūras koeficients ir atspoguļojot attiecību un ka tas nav temperatūras koeficientu ieejas strāvu.
 
Es domāju, ka jūs redzēt vairākas problēmas.

Viens no tiem ir iespējams nesakritības.No spoguļa ieguldījums nebūs tieši izmēru jūs ražo to, un kļūdas tiek reizināts ar 100.
Monte Carlo varētu parādīt Jums šo, ja tā atšķiras izmēru un modeļa parametriem atsevišķu iekārtu, un ne daudzkārtņi.

Vēl viens varētu būt tikpat zems rds, vai zema izejas pretestība.Mēģiniet regulēt gan ieejas un izeja uz pašu spriegumu, un redzētu, vai pašreizējais koeficients uzlabojas.Ja tas tā ir, jūs zināt, ka jūsu izejas pretestība ir ļoti zema (kas ir dīvaini ...).Izmantojot min L uz grunts spogulis ierīces ir slikta doma, BTW, jo to RDS ir zems, un cascode var tikai vairoties, ko jūs tur.Sākot ar zemu vērtību padara lietas grūtāk ...

Uzturēt pašreizējo pietiekami augsts, lai no ievades ierīces overdrive ir 0,4 voltiem.Ja jūs samazināt pašreizējo jums ir vairākas lietas mainās kopā (nesakritība, gm * ro no cascode, RDS spoguļu).

Temperatūras koeficients norāda uz deģenerējās tranzistors pie izejas, es domāju.

Tā kā jums ir 100x plašāka strāvas tur, vai esi pārliecināts, ka jūsu kontaktu pretestība ir 100x mazāka?Es domāju, ka tur ir ievērojama pretestība virknē ar avotu spoguli, un ka tas arī samazinot spēkā esošo kopēšana faktoru dēļ deģenerāciju.Tajā pašā laikā tā varētu ieviest temperatūras koeficients, jo efektīva gm pie izejas patlaban ir atkarīgs no negatīva mijiedarbība ar samērā zemu cilpas palielināšanos.

Ir citi izkārtojums kļūdas, kas var pasliktināt mirroring, bet ir vērts pārbaudīt out viegls stuff pirmās.M = 3 un m = 300 ar izejas neizskatās kā problēma man, pats par sevi.M = 1 un m = 100 nemaina faktu, ka pie ieejas kļūda tiks uzsvērti 100 reizes produkciju.

BTW, neaizmirstiet noplūdes strāvu.Ja jūs paaugstināt temperatūru jūsu krustojumiem būs noplūde daudz Mor ecurrent.Vai jūs izmantojat poli rezistors jūsu filtrs, vai arī rezistors?

Hope this helps!Pievienots pēc 3 stundas 29 minūtes:BTW, es aizmirsu piebilst, jums ir tik liela nmos kā atdales kondensators!
Vai jūs pārbaudiet, vai jūsu process ir vārti noplūdes strāvas?Pēc 0.5um tas nedrīkst
būt problēma vēl, un tam ir jāparādās simulāciju, ja tā ir modelēta.
Vēl viena problēma, kas var rasties tik lielas virsmas silīcijs ir * caurumu * in vārtiem.Ja tur ir viens, tad jums būs sprieguma kritums jūsu pretestība,
samazinot ar izvades ierīce Vgs, un tas parādīsies pie izejas pastiprina mirroring koeficientu.

Īss out rezistors ar FIB un jūs varat pārbaudīt to.

 
Hi jiesteve,

Do u domāju, m = 3, var viegli atrast atbilstošus izkārtojums, salīdzinot ar pāra skaitu un arī to, kā var u saskaņot m = 1 m = 3 un m = 100?
ja jūs domājat, ka var pielāgot ļoti viegli, tad man nav nekādu problēmu ar šo kārtību.

 
Top (cascode) ierīces nav atrasts neviens no grunts (spogulis).M = 1 M = 100 ir sliktas spēles dēļ neatbilstība M = 1 ir daudz vairāk nekā = 100 M.M = 1 čips nav vienāds ar M = 1 simulācijas, Vth un Beta ir neatbilstība.M = 100 ir mazāka neatbilstība, daudz lielāku attēlu.

Match = M 3 ir labāka, nav daudz, bet daži.Lielāku platību, vairāk spēlē.M = 300 ir mazāka neatbilstība.ja tranzistors nav tas pats, vēl labāk, kopija strāva ir laba.

 
Neatbilstība izraisīs Random Deviation aptuveni 100:1.
Bet, ja es saprotu, labi chang830 runā par sistemātiskā kļūda 80:1 vietā 100:1.

 
chang830 wrote:

čau,

Pls.
veikt apskatīt pievienoto diagrammu par esošo spoguli.Tas ir 1:100 esošo spoguli.
NMOS KLP ir pievienots šeit, lai saglabātu vārtiem no sprogains.
Izstrādājot / simulācijas, tas ir OK.
Pašreizējais koeficients ir labs visiem PVT stūriem.Bet silīcijs testu disillusionary.
Pašreizējo spogulis proporcija ir liels ekskursija no projekta vērtības.
Runa ir par tikai 1:80, ja ieejas spriegums ir samll, pašreizējo spogulis proporcija ir pat zema līdz 1:60.Vēl viena interesanta lieta ir tā, ka ar pašreizējo spogulis koeficients ir pozitīvs lineāri temperatūra coeffcients.Ie, ja temperatūra palielinās, attiecība palielinājās arī.
Bet simulatiion ir Independed ar temperatūru.Vai kāds palīdzēs atrast visus jautājumus ar saviem ķēde?BTW, process ir 0.5um CMOS processs.

Thanks in advance
 
chang830 wrote:

čau,

Pls.
veikt apskatīt pievienoto diagrammu par esošo spoguli.Tas ir 1:100 esošo spoguli.
NMOS KLP ir pievienots šeit, lai saglabātu vārtiem no sprogains.
Izstrādājot / simulācijas, tas ir OK.
Pašreizējais koeficients ir labs visiem PVT stūriem.Bet silīcijs testu disillusionary.
Pašreizējo spogulis proporcija ir liels ekskursija no projekta vērtības.
Runa ir par tikai 1:80, ja ieejas spriegums ir samll, pašreizējo spogulis proporcija ir pat zema līdz 1:60.Vēl viena interesanta lieta ir tā, ka ar pašreizējo spogulis koeficients ir pozitīvs lineāri temperatūra coeffcients.Ie, ja temperatūra palielinās, attiecība palielinājās arī.
Bet simulatiion ir Independed ar temperatūru.Vai kāds palīdzēs atrast visus jautājumus ar saviem ķēde?BTW, process ir 0.5um CMOS processs.

Thanks in advance
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top