CPLD Sākotnējā nav spēkā? Kā sākotnējo ieejas signālu?

Z

ZFDok

Guest
Mana dizaina maiņu reģistru, un ieejas signāls ir SCL un SDA, izlaidi maiņa reģistrā, es esmu sākotnējais reģistrs, bet reāli ķēdes, sākotnējā vērtība nav mana vēlas? pēc mana dizaina projekts, kas var man palīdzēt? modificēt failu un augšupielādē uz mani?
 
palīdziet man! Man ir vajadzīga jums palīdzēt ļoti daudz!
 
Jūs augšupielādējis visu Synplify + ISE projekts, un deva ļoti maz paskaidrojumu. Jums ir nepieciešams labāk izolēt problēmu un uzdot skaidrus konkrētus jautājumus. Atcerieties, ka mums nav aparatūras, un daudzi no mums nav savu instrumentu.
 
i am sorry. es jau augšupielādēt projektu, bet nav redzams šodien. i izmanto ISE 6.2 un synplify8.1 pro, CPLD ir xcr3064xl, ja man nav piešķirt pāreju datus kontroles datus, dizains ir darbs labs,
Code: 
 vienmēr @ (posedge wComplete) sāk rSelRxd = wCtrlData [ 2: 0]; rSelTxd = wCtrlData [5 3]; rSelRts = wCtrlData [8 6]; rSelCts = wCtrlData [11 9]; / / rSelDsr = wCtrlData [17: 15]; rSelDtr = wCtrlData 14 [: 12 ] / / rSelRi = wCtrlData [20: 18]; / / rSelDcd = wCtrlData [23: 21]; beigām i dont zināt, kāpēc šajā blokā izpilda, bet jauda es jau sāktu wComplete 0 sākotnējās block.and citiem? bloks ir tas pats. Man ir cita problēma. kad es ierobežojumu MobRxd un MobTxd apzīmējumu 31 un 32 pin, tad projektam cound netiek sastādīt pagājis, kāpēc? ļoti pateicos jums palīdzēt!
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top