Constraint diagramma synthsis

[aomeen]

Sveiki visiem,

Es esmu jauns digitālo dizainu synthsis.Mans vadītājs lūdza man, lai pulksteņa ierobežojuma diagrammā un ieejas vai izejas kavējuma piespiedu diagramma manu dizainu.

Par nokavējumu ierobežojumu shēma, es lasīju dažās ASIC grāmatā, ka tas ir saistīts ar laiku, kas nepieciešams ieguldījums, kas pieejams pēc pulksteni mala, un produkciju ir pieejami līdz nākamā mala ...Problēma ir tā, ka visas manas dizaina blokus ir ideāli šim "No synthsis-bez kavēšanās"!, Tad kā man izvērtēt ierobežojumu kavēšanos?<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Jautājums" border="0" />

man jānorāda tai ziņā simboliski bloku kavēšanās ...ti, uzņemas D-FF, ir nekavējoties δ un papildinātāja ir aizkavēt Ta ans utt<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Jautājums" border="0" />

Kas par Pulkstenis piespiest diagramma?

Paldies jau iepriekš ...

 

[Dr_MS]

Hi,

Jums vajadzētu noteikt ieejas / izejas kavēšanās piespiedu jūsu dizaina sintēzei.
Iedomājieties, ka dizaina ieguldījumu jūsu nāk no cita bloka, un tie nav statiska, jums jādefinē ieguldījumu kavēšanos, jo šiem resursiem nebūs uzreiz pieejams (tie kavēšanās).Pulkstenis malas atskaites sniedz jums sliktāk gadījumā kavēšanās.Pats par rezultātiem.

 

[aomeen]

Dr_MS rakstīja:

Hi,Jums vajadzētu noteikt ieejas / izejas kavēšanās piespiedu jūsu dizaina sintēzei.

Iedomājieties, ka jūsu dizains izejvielu nāk no citas bloka, un tie nav statiska, jums jādefinē ieguldījumu kavēšanos, jo šiem resursiem nebūs uzreiz pieejams (tie kavēšanās).
Pulkstenis malas atskaites sniedz jums sliktāk gadījumā kavēšanās.
Pats par rezultātiem.

 

[yln2k2]

Hi,Noteikums Thumb visām ostām (izņemot CLK), ir 40:60, ti,

Gadījumā, ja I / P kavēšanās esat lietojis 40% CLK periodā un dod 60% no CLK, lai no sāniem.

līdzīgi o / p kavēšanās veic 40% un dod 60% no sāniem.

Šīs% ir atkarīgs no konstrukcijas un tā būs atšķirīga, ja Jūsu modulis runā ar pārējo pasauli (ja jums ir ostas lietojat citu chip) ...

Attiecībā uz CLK ingenral Jums jāveic avots latentuma (kam būtu jānāk no augšas līmeņa sintēze).tas ir completly ir atkarīgs no jūsu ASIC sintēzes stratēģiju ...

nekautrējieties jautāt, ja jums ir kādas konkrētas aizdomas.Thanks & Regards
yln